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1.1 CAD의 진화 - Evolution of Computer Aided Digital Design
지난 수 십년간 디지털 회로 설계는 빠르게 진화해왔다. 초기의 디지털 회로는 진공관과 트랜지스터로 설계했다. 하나의 칩위에 논리회로를 집적한 집적회로(IC-Integrated Circuit)가 그 뒤를 이었다. 기술의 발전으로 논리회로(Gate)의 수가 아주 적었던 SSI(Small Scale Integration)로부터 MSS(Medium Scale Integration), 칩위에 수천개의 Gate를 집적해야하는 LSI(Large Scale Integration)까지 출현하게 되었다. 이 시점에서 CAD(Computer Aided Design)기술이 필요하게 되며 발전을 시작한다. 칩 설계자들은 대략 100여개의 트랜지스터로 이루어진 블럭들의 기능적인 검증을 하기 위해 논리 시뮬레이션 기술을 이용하기 시작한다. 회로는 여전히 Breadboard(일명 빵판)에서 시험하고, 레이아웃(Layout)은 종이에 그리거나 컴퓨터를 이용한다 하더라고 손으로 직접 그렸다.
VLSI(Very Large Scale Integration)기술로 발전하면서 단일 칩위에 100,000개의 트랜지스터를 올릴 수 있게 되었다. 회로가 복잡해짐에 따라 더이상 Breadboard위에다 시험을 할 수 없게 되었다. 컴퓨터를 이용한 기술은 VLSI의 검증에 있어서 필수가 되었으며, P&R(Place & Routing)도 컴퓨터응 이용하여 자동화되었다. 설계자들은 논리게이트 수준에서 작은 블럭단위로 설계하고 이 블럭들을 이용해 최상위 블럭까지 설계했다. 논리 시뮬레이터가 칩에 실제로 제작되어지기 전에 기능검증을 위해 도입되었다.
회로가 커지고 더욱 복잡해짐에 따라 논리 시뮬레이션은 설계공정에서 매우 중요한 위치를 차지하였다.

 

1.2 HDL의 출현 - Emergence of HDLs
Fortran, Pascal, C와 같은 프로그래밍언어들은 오랫동안 선천적으로 순차적으로 동작하는 컴퓨터 프로그램을 기술하는데 사용되었다. 이와 비슷하게 디지털 회로 설계자들은 디지털회로를 기술할 수 있는 표준화된 언어의 필요성을 느껴왔다. 그래서 만들어진것이 HDL(Hardware Description Language)이다. HDL은 하드웨어의 특성에 맞는 동시발생의 과정을 기술할 수 있었다. 그 중 유명한것이 Verilog HDL과 VHDL이다. Verilog HDL은 1983년 Gateway Design Automation에서 시작되었다. VHDL은 DARPA(미국방위고등연구계획국)의 지원으로 개발되었다.
HDL이 논리 검증에 많이 사용되긴 했지만 HDL로 만들어진 설계는 논리게이트로 표현되는 회로도로 바꾸는 일은 자동으로 이루어지지 못했다. 1080년대 논리 합성(Logic Synthesis)의 출현으로 설계방법에서 비약적인 발전이 이루어졌다. 디지털 회로는 RTL(Register Transfer Level)수준에서 설계하는 것이 가능해졌다. 설계자는 레지스터간 데이터 흐름과 처리과정을 정해주고, 논리 합성 툴(Logic Synthesis tool)로 논리게이트들간의 연결을 자동으로 만들어주게 되었다.
이로써 HDL은 디지털 회로 설계에서 대표적인 역할을 하게 되었다. 설계자는 더이상 게이트를 배치하고 연결하고 회로를 그리지 않아도 되었다. HDL을 사용함으로써 기능과 데이터흐름을  추상적으로 기술하여 복잡한 설계도 가능하게 되었다.

 

1.3 설계 과정 - Typical Design Flow
전형적인 설계 과정은 그림 1-1과 같다.

 

 

<그림 1-1 Typical Design Flow>

 

우선 설계의 스펙을 정한다. 스펙은 추상적인 기능과 인터페이스 전반적인 구조등을 기술한다. 동작기술은 기능, 성능, 표준과의 호환성과 다른 높은 수준의 이슈들을 다루며 HDL로 기술할 수 있다.
동작기술은 RTL기술로 바꾸어진다. 설계자는 구현하고자 하는 디지털회로의 데이터흐름을 기술해야 한다. 이 이후부터는 CAD툴의 도움으로 설계가 진행된다.
논리합성(Logic Synthesis)툴은 RTL기술을 게이트 수준(Gate Level)의 Netlist(게이트들간의 연결 정보와 상호신호의 정의들)로 바꾸어준다. 게이트수준 Netlist는 자동 P&R(Place & Routing)툴로 레이아웃(Layout-칩위에 만들어질 여러층의 반도체와 도체, 절연체의 물리적, 기하학적 모양들)을 만드는데 사용된다. 레이아웃은 검증절차를 거쳐 칩에 제작(Fabrication-실리콘웨이퍼에 도핑과 적층과 식각등을 통해 구현하는 과정)된다.
이렇게 설계의 대부분이 RTL기술을 최적화 하는 것에 집중된다. 최적화가 완료되면 CAD툴을 이용하여 그다음 작업을 진행할 수 있게 된다. RTL수준에서 설계함으로써 극단적으로는 수 년의 개발기간을 수개월로 줄이는 것이 가능해진다.
Behavioral 합성툴은 근래에 들어 출현하기 시작했다. 동작이나 알고리즘을 기술한것에서 RTL기술을 끌어낼 수 있다. 이런 기술들이 발전하면서 고수준 컴퓨터 프로그래밍과 유사해지고 있다.
하지만 아무리 툴들이 발전하고 설계자가 할 일이 줄어든다고는 하지만 결국 그 툴들을 다루고 설계의 성능을 끌어올리는 것은 설계자의 몫이라는 것은 부정할 수 없다.

 

1.4 HDL의 중요성
HDL은 기존의 회로도를 기반으로 한 설계에 비해 많은 장점을 갖고 있다.
- 추상적인 설계가 가능하다. 설계자는 하위수준의 자세하고 물리적인 기술에 대한 걱정없이 설계가 가능하다.
- 기능의 검증이 조기에 이루어진다. RTL수준에서 설계가 이루어진다면 최적화하는 과정에서 모든 기능검증이 이루어지게 된다.
- 컴퓨터 프로그래밍과 비슷하다.

 

1.5 Verilog HDL의 인기
Verilog HDL은 업계 표준으로 진화해왔다. Verilog HDL의 유용한 특징들이다.
- 배우기 쉽고 사용하기 쉬운 범용 하드웨어 기술 언어이다. C 프로그래밍 언어와 유사하기 때문에 C 프로그래밍을 접해본 설계자라면 짧은 시간에 배우고 사용할 수 있다.
- 하나의 모델을 기술하는데 있어 다른 여러 추상화 수준을 섞어 사용하는 것이 가능하다.
- 유명한 로직 합성툴들이 Verilog HDL을 지원하고 있다.
- 공정회사들이 Verilog HDL 라이브러리를 제공한다.
- PLI(Programming Language Interface)를 사용하여 디자인의 내부 데이터 구조와 연동하는 C프로그램을 작성할 수 있다.