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Verilog HDL
2007/05/31 19:15
http://blog.naver.com/PostPrint.nhn?blogId=babojay&logNo=40038206543#
Capter 2
Hierachical
Modeling Concepts
Objectives
- Top-Down & Bottom-Up 설계방법
-
Module과 Module instance의 차이
- Behavioral, Data flow, Gate,
Switch의 네 개의 추상화레벨을 설명한다.
- 시뮬레이션에 필요한 요소를 설명하고 Stimulus block과 Design
block을 정의하고 Stimulus를 적용하는 두가지 방법에 대해 설명한다.
2.1 설계 방법론
그림 2.1 Top-Down Design Methodology
그림 2.2 Bottom-Up Design Methodology
일반적으로 실제 설계현장에서는 두 가지 방법이 적절하게 섞여 사용된다. Top-level block의 스펙을 정의하고 기능을 적절히 나누고 쪼개어 Sub-block으로 배정하는 장업이 이루어지는 동시에 필요로하는 기본회로(기초회로)들의 설계와 최적화가 이루어진다. 이런 설계의 흐름이 중간에 만나면서 전체적으로 디자인이 완성된다.
2.2 4-bit Ripple Carry Counter
그림 2.3 Ripple Carry Counter
위 그림의 Ripple carry counter는 4개의 negative edge triggered T F/F으로 만들어진다. 각각의 T F/F는 negative edge triggered D F/F와 Inverter로 만들 수 있다.(그림 2.4)
그림 2.4 T-flipflop
이것을 계층적으로 표현하면 그림 2.5와 같이 나타낼 수 있다.
그림 2.5 4-bit ripple carry counter의 계층구조
Top-down 설계 방법 : Ripple carry counter 기능 정의 > T-F/F으로 counter구현 >
D-F/F과 inverter로 T-F/F구현
Bottpm-up 설계 방법 : D-F/F과 Inverter로 T-F/F구현 >
T-F/F으로 counter구현
D-F/F을 OR와 AND 게이트로 구현하거나 TR을 가지고 구현하는 방법들도 포함 될 수 있다.
2.3 Modules
- Module : Basic Building Block. Design의 element이기도 하면서 하위 block의 조합이기도 하다. Design에서 자주 반복 사용되어지는 functional block이 보통 Module로 이루어진다. 앞에의 예에서 ripple carry counter, T FF, D FF 등이 모두 module이다.
그림 2.6 Module Concepts
* Port Interface : 상위와 하위, 내부와 외부의 정보전달에 대한 정의
** Internal Net : 전체
Design에 영향을 미치지 않고 interface를 수정하지 않는 범위에서 언제나 수정
가능
Syntax
module <module_name>
(<module_terminal_list>);
...
<module internals>
...
endmodule
Example of T_FF
module T_FF (q, clock,
reset);
.
<functionality of
T-flipflop>
.
endmodule
Module의 내부는 다음 4 가지 레벨로 기술이 가능하다.
- Behavioral or algorithmic level
최상위 추상계층. C와 유사하며 H/W에 대한
고려 없이 원하고자 하는 알고리즘적 기술
- Dataflow level
Register간 data의 전달과
처리에 대한 기술
- Gate level(최종결과단계)
Logic gate와 그들간의
상호연결(interconnection)을 정의. 고전적 놀리회로설계와 유사
- Switch level
최하위
계층으로 Switch, Storage node를과 그들간의 상호연결로 정의
2.4 Instances
Module을 정의하고 바로 사용할 수 없다. Module은 구조적 기능적 정의일뿐이다.
정의된 Module을 사용하기 위해서는
Instantiation이 필요하다.
위의 예에서 T_FF는 모듈의 정의라고 보면 된다. tff0, tff1, tff2, tff3 모두
T_FF의 instance이다. 디자인에서 실제 동작하는 것들은 모두 instances이다.
Example 2-1
module ripple_carry_counter(q, clk, reset);
output [3:0] q;
input clk, reset;
T_FF tff0(q[0], clk,
reset);
T_FF tff1(q[1], q[0],
reset);
T_FF tff2(q[2], q[1],
reset);
T_FF tff3(q[3], q[2], reset);
endmodule
module T_FF (q, clk, reset);
output
q;
input clk, reset;
wire
d;
D_FF dff0(q, d, clk,
reset);
not n1(d, q);
endmodule
2.5 Components of a Simulation
Stimulus Block : 시험을 위한
Stimulus와 결과를 측정하기 위한 부분을 포함하는 블럭
* Design block과는 분리하여 설계하는 습관이 필요하다
그림 2.7 2 types of Stimulus Block
2.6 Example
2.6.1 Design Block
module ripple_carry_counter(q, clk, reset);
output [3:0]
q;
input clk, reset;
T_FF tff0(q[0], clk,
reset);
T_FF tff1(q[1], q[0],
reset);
T_FF tff1(q[2], q[1],
reset);
T_FF tff1(q[3], q[2], reset);
endmodule
module T_FF(q, clk, reset);
output
q;
input clk, reset;
wire
d;
D_FF dff0(q, d, clk,
reset);
not n1(d, q);
endmodule
module D_FF(q, d, clk, reset);
output
q;
input d, clk, reset;
reg
q;
always @(posedge
reset or negedge clk)
if
(reset)
q =
1'b0;
else
q
= d;
endmodule
2.6.2 Stimulus Block
그림 2.7과 같은 파형으로 Stimulus를 작성한다.
그림 2.7 Stimulus and Output Waveforms
module stimulus;
reg
clk;
reg reset;
wire[3:0]
q;
ripple_carry_counter r1(q, clk, reset);
initial
clk =
1'b0;
always
#5 clk = ~clk;
initial
begin
reset = 1'b1;
#15 reset = 1'b0;
#180
reset = 1'b1;
#10 reset = 1'b0;
#20
$finish;
end
initial
$monitor($time, " Ouput q = %d", q);
endmodule
시뮬레이션 결과
0
output q = 0
20 output q =
1
30 output q = 2
40 output q = 3
50 output q =
4
60 output q = 5
70 output q = 6
80 output q =
7
90 output q = 8
100
output q = 9
110 output q = 10
120 output q = 11
130 output q = 12
140 output q = 13
150 output q = 14
160 output q = 15
170 output q =
0
180 output q = 1
190 output
q = 2
195 output q = 0
210 output q = 1
220 output q = 2
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