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Chapter3

Basic Concepts

 

기본적인 구조와 문법규칙에 대해서 알아본다.

*Objectives
   - 문법규칙 (Operator, comment, whitespace, number, string, identifier)
   - Logic value & data type ( net, register, vector, number, simulation time, array, parameter, memory, string
   - System task ( $display, $monitor, $stop, $finish ..)
   - Compile directives ('define, 'include ..)

 

3.1 Lexical Conventions

    Verilog는 C 프로그래밍과 매우 유사하다. 모든 예약어는 소문자로 쓴다.

 

3.1.1 Whitespace : \b, \t, \n등

 

3.1.2 Comment : //, /*, */  C와 같다.

3.1.3 Operator
        - Unary :  a = ~b;
        - Binary :  a = b && c;
        - Ternary : a = b ? c : d;

 

3.1.4 Number Specification
        - Sized number
  

 

    ex) 4'b1111 : 4-bit 이진수 1111
         12'habc : 12-bit 16진수 abc -> 1010_1011_1100
         16'd255 : 16-bit 10진수 255 -> 0000_0000_1111_1111

 

    - Unsized number : 크기를 정하지 않은 수로 컴파일러나 시뮬레이터에 따라 다르지만 보통 32bit이다.

    ex) 'd235 : 32-bit 10진수 235
          24535 : 32-bit 10진수 24535 ('d, 'D는 생략될 수 있다.)
          'hc3 : 32-bit 16진수 c3

 

    - Unknown (x), High Impedance (z)

      12'h13x -> 0001_0011_xxxx
      6'hx  -> xx_xxxx
      9'o36z ->011_110_zzz

 

    - Negative number :음수를 나타낸다.
       6'd3  -> -6'd3

 

   - Underscore & ?
       12'b1111_0000_1010   읽기 편하도록 '_'를 넣어준다.
       4'b10??   -> 4'b10zz와 동일 하다.

 

3.1.5 Strings
큰 따옴표(")로 둘러 쌓인 한 줄 짜리 문자열을 의미한다. String의 각 문자는 8 bit ASCII의 값에 해당한다.

 

3.1.6 Identifier & Keyword
 - keyword : 소문자로만 사용
 - identifier : 대소문자 구별한다. a~z, A~Z, 0~9, $, _ 사용

3.1.7 Escaped identifier
 - \(backslash)로 시작하는 identifier

 

3.2 Data Type
3.2.1 Value Set

 

 

 - Strength level : 신호들 간의 충돌이 있을 때 신호들의 세기에 따라서 그 결과가 달라진다. Value level '0', '1'은 다음의 Strength level을 갖는다.

 

   * 충돌하는 두 신호 중 강한 신호쪽으로 결정되며, 세기의 같다면 결과는 'X'(unknown)이 된다.

   ** Large, Medium, Small 등은 trireg, net에서만 갖을 수 있는 Strength level이다.

 

3.3.3 Nets

 - Net : H/W 요소들 간의 연결을 의미한다. 소자에서 지속적으로 상태를 내보내는 출력을 갖는다.
 - wire : Net을 정의하는 Keyword. 정의하지 않은 net의 기본 value는 'z'이다.

ex)
    wire a;
    wire a, b;
    wire d = 1'b0;

 

3.2.3 Registers

 - Register : 다른 값으로 대체될 때까지 값을 유지하는 데이터 저장소이다. 실제회로의 register(F/F, Latch 등)와는 다른 개념이다. Clock이 필요하지 않으며 Driver도 필요하지 않다, 언제든지 새로운 값을 넣을 수 있는 변수(Variable)의 개념이다.

 - reg : Register를 정의 하는 Keyword, 초기 기본값은 'x'이다.

ex)
    reg reset;    // 변수 reset을 선언
    initial
    begin   
        reset = 1'b1;           // '1'로 초기화
        #100 reset = 1'b0;    // 100초 후 '0'으로 변경
    end

 

3.2.4 Vectors

 - Vector : 다수의 Net이나 Reg를 다발로 선언한다.

ex)
    wire[7:0] bus;
    reg[0:40] virtual_addr;

 

         

    * 벡터선언에서 앞에 오는 숫자가 MSB(Most Significant Bit)이 된다.

 

3.2.5 Integer, Real, Time Register Data Type

 - Integer : 정수 저장용 data type이며, signed interger이다.
               cf.) reg : unsigned quantity

 - Real : 실수 저장용 data type으로 소수점표현(2.13)과 지수형 표현(4e10)이 가능하다.
             실수형 데이터를 정수형에 저장하는 경우 가장 가까운 정수로 반올림된다.
   ex)
      real delta;
      initial
      begin
           delta = 4e10;
           delta = 2.13;
      end
      integer i;
      initial
          i = delta;       // i = 2

 

 - Time : 시뮬레이션 타임 저장용 data type이다. 시뮬레이션 초(Simulation seconds)로서 카운트 되며, 그 단위는 초(s)이다. 시뮬레이션 초와 현실 시간(초)와의 관계는 설계자가 정하기 나름이다.

           time : 선언 keyword, $time : 현재 시뮬레이션 타임을 return
    ex)
    time save_sim_time;
    initial
        save_sim_time = $time;   // 현재 시뮬레이션 타임을 save_sim_time에 저장

 

3.2.6 Arrays

 - reg, integer, time, vector에 사용하며 다차원 배열을 허용되지 않는다.

ex)
    integer count[0:7];        //count[0] ... count[7], 8개의 정수형 count
    reg bool[31:0]:              // 32개의 1-bit boolean register
    time chk_point[1:100];
    reg [4:0] port_id [0:7];  // 8개의 5-bit port_id 레지스터

 

3.2.7 Memories

 - Array를 이용해 쉽게 Register file, RAM, ROM 등을 구현할 수 있다.

ex)
    reg membit[0:1023];             // 1K의 1-bit word
    reg [7:0] membyte [0:1023]  // 1KB의 메모리

 

3.2.8 Parameters
 - 상수를 정의 할 때 사용한다. Compile과정에서 사용된 파라메터들을 override한다. 변수처럼 사용할 수 없다.

 

3.2.9 Strings

 - reg로 정의하여 저장한다. 오른쪽부터 채워지며 남는 공간은 '0'으로 채워지고 모자르면 왼쪽이 잘린다.
ex)
    reg [8*18:1] string_value;
    initial
        string_value ; "Hello Verilog World!";  // string_value = "llo Verilog World!"

 

3.3 System Tasks & Compiler Directives

 

3.3.1 System Tasks
 - $display : 문자열을 출력, C의 printf와 유사하다. 기본적으로 마지막에 '\n'(newline)을 출력한다.

           

 

           

 

ex)
    $display("Hello Verilog World");
    -- Hello Verilog World

 

    $display($time);
    -- 230

 

    reg [0:40] vertual_addr;
    $display("At time %d virtual address is %h", $time, vertual_addr);
    -- At Time 200 virtual address is 1fe0000001c

 

    reg[4:0] port_id;
    $display("ID of the port is %b", port_id);
    -- ID of the port is 00101

 

    reg [3:0] bus;
    $display("Bus value is %b", bus);
    -- Bus value is 10xx

 

    $display("This string is diplayed from %m level of hierachy");
    -- This string is displayed from top.p1 level of hierachy

 

    $display("This is a \n multiline string with a %% sign");
    -- This is a
    -- multiline string with a % sign

 

 - $monitor : 신호의 변화를 모니터 할 때 사용한다, parameter 리스트에 있는 변수나 신호의 상태가 바뀔때마다 실행된다. 한번에 하나의 $monitor 만 실행된다. 여러개의 $monitor가 있는 경우 맨 마지막 것만이 유효하다

 - $monitoron, $monitoroff : 시뮬레이션 중간에 $monitor를 제어한다.

ex)
    // clock은 매 5마다 바뀜, reset은 10에서 '1'에서 '0'로 바뀜
    initial
    begin
        $monitor($time, "Value of signals clock = %b reset = %b", clock, reset);
    end

    -- 0 Value of signals clock = 0 reset = 1
    -- 5 Value of signals clock = 1 reset = 1
    -- 10 Value of signals clock = 0 reset = 0
    -- 15 Value of signals clock = 1 reset = 0
          :

 

 - $stop : 시뮬레이션을 중지하고 interactive모드로 전환한다 (debug 가능모드로)
 - $finish : 시뮬레이션을 종료한다.

 

3.3.2 Compiler Directives

 - 'define : text macro. C에서 #difine과 유사하다
  ex)
        'define WORD_SIZE 32
        'define S $stop   

 - 'include : 컴파일시 다른 verilog 파일 전체를 포함시킨다. C의 #include와 유사하다.
  ex)
        'include header.v