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Chapter 4.
Modules & Ports

 

*Objectives
 - Module정의의 구성요소들 : Module name, Port lists, Parameters, Variables 선언,

                                  Dataflow, Behavioral, 하위 module instantiation, Task & Functions
 - Port list를 정의하고 선언하는 방법
 - Module instantiation에서의 port 연결 규칙
 - Port의 외부 연결 방법 : List 순서, port name
 - Hierachical name referencing

 

4.1 Modules

 

그림 4-1 Components of Module in Verilog

 

 - module로 시작하여 endmodule로 끝난다.
 - Port list, Port declaration은 port가 존재할 때만 사용
 - 내부 5가지 block(Variable declaration, dataflow, 하위 module instantiation, behavioral, tasks & functions)은 순서에 상관없이 모듈내 어디에든 올 수 있다.

SR latch의 예로 알아본다.

 

 

그림 4-2 SR latch

 

Ex)
    module SR_latch(Q, Qbar, Sbar, Rbar); // module name(SR_latch)

                                                                  // port lists(Q, Qbar...)

    output Q, Qbar;                        // port declaration
    input Sbar, Rbar;

   

    nand n1(Q, Sbar, Qbar);           // 하위 module의 instantiation
    nand n2(Qbar, Rbar, Q);

 

    endmodule          // end of SR_latch

 

    module Top;        // Stimulus 모듈.  port list, port declaration 생략

    wire q, qbar;       // wire, reg, variables declaration
    reg set, reset;

   

    SR_latch m1(q, qbar, ~set, ~reset);       // 하위 module의 instantiation

   

    initial                    // behavioral block, initial
    begin 
        $monitor($time, " set = %b, reset = %b, q = %b\n", set, reset, q);
        set = 0; reset = 0;
        #5 reset = 1;
        #5 reset = 0;
        #5 set = 1;
    end

    endmodule    // end of Top

 

   * SR_latch 모듈 정의에서는 variable, dataflow, behavioral block이 생략
  ** Top 모듈(Stimulus)에는 port list, port declaration이 없는 반면, variable(wire, reg) 선언, behavioral 구문이 포함되었다.
 *** module, module name, endmodule을 제외한 모든 부분은 생략가능하다.

4.2 Ports

 - Module이 외부와 소통할 수 있도록 하는 interface.

 

4.2.1 List of Ports

 - Module은 생략가능한 port 리스트를 포함한다.
 - 외부와의 어떠한 신호교환도 없는 경우 port는 필요가 없게 되고 그 list도 없다.

 

 

그림 4-3. I/O ports for Top & Full Adder

 

 - Top모듈 안에 fulladder가fulladd4라는 이름으로 instantiation되어 있다.
 - a, b, c_in은 input, sum, c_out은 output으로 정의 되어 있다.
 - Top모듈은 외부와 어떠한 신호교환도 없으므로 port와 port list가 없다.
Ex)
    module fulladd4(sum, c_out, a, b, c_in);
    module Top;

4.2.2 Port Declaration
 - 리스트에 있는 모든 port는 다음과 같은 type으로 선언된다.

 

 - module의 port는 그 방향에 따라input, output, inout으로 정의 된다.
Ex)
    module fulladd4(sum, c_out, a, b, c_in);

    output[3:0] sum;
    output c_out;

    input[3:0] a, b;
    input c_in;
    ...
    ...
    endmodule

 

   * 모든 port는 특별히 지정하지 않는 한 wire로 선언된다.
  ** output port가 그 값을 계속 유지하도록 설계한다면 reg로 선언해 주어야 한다.
 *** input port는 reg로 선언할 수 없다. 

Ex)
    module DFF(q, d, clk, reset);
    output q;
    reg q;  // q port는 그 값을 계속 유지한다.
    input d, clk, reset;
    ...
    ...
    endmodule

 

4.2.3 Port Connection Rules
 - Module의 내부와 외부를 연결하는 데에는 몇가지 규칙이 있다. Port의 타입에 따라서 그 규칙은 다음과 같다.

 

 

그림 4-5 Port Connection Rules

 

 - Width matching : size가 다른 신호끼리 연결이 허용은 되지만 경고(warning)이 발생하는게 보통
 - Unconnected Ports : 연결하지 않은 채 두어도 상관없다. 예를 들어 단지 디버깅을 하기 위해 만든 output port가 그렇다. 

Ex)
    fulladd4 fa0(SUM, , A, B, C_IN); // c_out port에 연결이 없다.

 

 - 규칙에 어긋나는 연결들의 예

 Ex)
    module Top;

    reg [3:0] A, B;
    reg C_IN;
    reg [3:0] SUM;
    wire C_OUT;
        ...
        fulladd4 fa0(SUM, C_OUT, A, B, C_IN); // Illegal : output(sum) - reg(SUM)
        ...
    endmodule

 

 4.2.4 Connecting Ports to External Signals
 - 리스트 순서대로 연결
    Module 정의 할때 port list에 열겨된 순서대로 instantiation에 신호를 적어주는 것으로 연결된다.
Ex)
    module Top;

    reg [3:0] A, B;
    reg C_IN;
    wire [3:0] SUM;
    wire C_OUT;
        ...
        fulladd4 fa_ordered(SUM, C_OUT, A, B, C_IN);
        ...
    endmodule

   

    module fulladd4(sum, c_out, a, b, c_in);

    output [3:0] sum;
    output c_out;
    input [3:0] a, b;
    input c_in;
        ...
        <module internals>
        ...
    endmodule

 

 - 이름으로 연결
    수십여개의 port를 갖는 큰 design에서 어떤 순서로 port들이 정의 되었는지 일일이 다 기억하는 것이 불가능하게 된다. 그리하여 다음과 같이 port의 이름으로 연결하게 되면 port의 순서는 무시되며, 연결하지 않는 port는 자연히 생략된다.

Ex)
    fulladd4 fa_byname(.c_out(C_OUT), .sum(SUM), .b(B), .c_in(C_IN), .a(A));

 

 * 이름에 의한 port연결을 사용하면 module의 port list에서 port를 정리하는 과정에서 순서가 바뀌어도 연결에 영향을 미치지 않는다.

 

4.3 Hierarchical Names
 - 계층구조를 포함한 이름을 사용하면 어디서든 불러 사용할 수 있다. 계층이 추가될 때 마다 점(".")으로 분리하여 계층의 이름을 붙여 사용한다.

 

그림 4-6 SR Latch의 계층구조

 

 - Root level : Top-level module을 의미한다. Design 어디에서도 instantiation되지 않은 module이며 hierarchical name의 시작점이다.
 - module instance는 물론이고 신호(signals), 변수(variables)도 hierarchical name으로 참조가 가능하다.

다음은 그림 4-6의 모든 Hierarchical Name이다.

Ex)
    stimulus                       stimulus.q
    stimulus.qbar               stimulus.set
    stimulus.reset              stimulus.m1
    stimulus.m1.Q              stimulus.m1.Qbar
    stimulus.m1.S              stimulus.m1.R
    stimulus.m1.n1            stimulus.m1.n2