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Verilog HDL
2007/07/16 18:32
http://blog.naver.com/PostPrint.nhn?blogId=babojay&logNo=40039891215#
Chapter 9
Useful Modeling Techniques
이번 장에서는 모델링과 분석과정에서 더욱 강력하고 유연한 Verilog로 만들 수 있는 여러가지 추가적인 사항들에 대해서 알아본다.
*Objectives
- Procedural
continuous assignment : assign,
deassign, force, release
-
Overriding parameters : defparam
-
Conditional compilation
- System tasks : file output,
displaying hierarchy, strobing, random number generation, memory initialization,
value change dump.
9.1 Procedural Continuous Assignments
- Procedural Assignment : register에 값을 저장한다. 다른 procedural assignment가
다른 값을 저장하기 전까지 값을 유지하게 된다.
- Procedural Continuous Assignment : 수식의 값이
register나 net에 정해진 시간동안 계속 drive하게 한다.
9.1.1 assign & deassign
- assign, deassign
: procedural continuous assignment의 첫 번째 type이다.
- assignment의 왼쪽에는
register(or concatenated reg, part or bit selected reg, array of reg)가
온다.
- 일반적인 procedural assignment를 덮어쓰는 효과를 갖는다.
Ex)
// D-F/F with
Procedural Continuous Assignments
module edge_dff(q, qbar,
d, clk, reset);
output q,
qbar;
input d, clk, reset;
reg q,
qbar;
always @(negedge
clk)
begin
q
= d;
qbar =
~d;
end
always
@(reset) // Override regular assignment to q &
qbar
if
(reset)
begin
assign q
= 1'b0; // q에 새로운 값으로
override
assign
qbar = 1'b1; // qbar에 새로운 값으로
override
end
else
begin
deassign q; // q에 대한
override를 해제, 다음 negedge clk에 q = d; 로
복귀
deassign qbar; // qbar에 대한 override를 해제, 다음 clk에 qbar =
~d; 로 복귀
end
endmodule
* deassign q;, deassign qbar에서 q와 qbar에 대한 override가 해제된 다음, negedge clk이 되어서 q = d;, qbar = ~d;의 구문에서 새로운 값이 할당되기 전까지는 이전의 값을 계속 유지하게 된다.
9.1.2 force and release
- force, release
: procedural continuous assignment의 두 번째 형식이다.
- register뿐만 아니라 net에도
할당이 가능하다.
- 보통 interactive debug과정에서 register나 net에 강제적으로 값을 할당하여 그 결과를
검토하는데 사용하며, design block에는 사용하지 않는다.
- 시뮬레이션을 위한 stimulus에서 사용하거나 debug
구문으로만 사용한다.
■ force and release on registers
- procedural assignment나 procedural continuous assignment를
override한다.
- override가 해제가 된후에 다른 값으로 assign되기 전까지는 이전 값을 유지하게 된다.
Ex)
// force on
registers
module stimulus;
...
...
edge_dff dff(Q, Qbar, D,
CLK, RESET); // 위의 예제에서의 D-F/F의 instantiation
...
...
initial
begin
#50 force dff.q =
1'b1; // dff.q의 값을 50tu~100tu까지 1로 강제적으로
할당
#50 release
dff.q;
end
...
...
endmodule
■ force and release on nets
- net의 continuous assignment를 override한다.
- 해제 되는 순간에 정상적인 할당에
의한 drive value로 복귀한다.
Ex)
// force on
nets
module top;
...
assign out = a & b & c;
...
initial
#50 force out = a | b & c; // 수식도 override
가능하다.
#50 release
out;
end
...
endmodule
* force에 의한 할당 out = a | b & c;는 force가 유지하는 동안에는 a, b, c의 변화에 따른 결과들이 지속적으로 반영된다. 임시로 새로운 continuous assignment를 적용한 것과 같다.
9.2 Overriding Parameters
- module의 정의 부분에서 선언되는 parameter를 module을 compile하는 동안 다른 값으로 바꿀 수
있다.
- module instatiation하면서 parameter를 override할 수 있으므로 각 instance마다
다른 parameter를 덮어 쓸 수 있다.
9.2.1 defparam Statement
- defparam : parameter에
새로운 값을 override할때 사용하는 keyword.
- 각각의 module instance의 hierarchical
name으로 값을 덮어쓴다.
Ex)
// defparam
Statement
module hello_world;
parameter id_num = 0;
initial
$display("Displaying
hello_world id number = %d", id_num);
endmodule
module top;
defparam w1.id_num = 1, w2.id_num = 2; // parameter override
hello_world
w1();
hello_world w2();
endmodule
9.2.2 Module_Instance Parameter Values
- defparam keyword없이
parameter값을 override하는 방법
- module instantiation하는 과정에서 새로운 parameter의
값을 전달한다.
Ex)
// patameter
override in module instantiation
module top;
hello_world #(1)
w1(); // module w1의 parameter에 1을 전달
hello_world #(2) w2(); // module w2의 parameter에 2을
전달
endmodule
- 만약 parameter가 여러 개일 경우는 다음과 같다.
Ex)
// Multiple
parameter override
module bus_master;
parameter delay1 =
2;
parameter delay2 = 3;
parameter
delay3 = 7;
...
endmodule
module top;
// parameter가 정의된
순서대로 전달된다.
bus_master #(4, 5, 6) b1(); // delay1=4,
delay2=5, delay3=6
bus_master #(9, 4)
b2(); // delay1=9, delay2=4,
delay3=7(default)
endmodule
9.3 Conditional Compilation and Execution
- Verilog로 설계를 하다보면 이 환경에서는 맞지만 다른 환경에서는 맞지 않는 경우가 있다. 이러한 경우를 위해 두개의
version으로 설계할 수도 없는 노릇이다. 여기에 Verilog code의 일부분을 선택적으로 compile에 포함시키거나 배제시킬 수 있는
기능이 있다. 이것이 conditional compilation이다.
- 비슷하게 실행단계에서 일부분을 선택적으로 활용할 수
있는 것이 conditional execution이다.
9.3.1 Conditional Compilation
- 'ifdef, 'else,
'endif : Conditional compilation을
가능하게 하는 compiler directives이다
- 'ifdef는 design 어디에서든지 사용가능하다. 구문, module,
block, declaration등에 사용할 수 있다.
- 'else는 한개의 'ifdef에 한해서 한번 사용가능하다.
- 'ifdef는 반드시 'endif로 끝맺음을 해야 한다.
Ex)
// Conditional
Compilation
// Ex #1
'ifdef
TEST // TEST가 정의되어있다면 test 모듈을 컴파일한다.
module test;
...
endmodule
'else // TEST가
정의되지 않았다면 stimulus 모듈을 컴파일한다.
module
stimulus;
...
endmodule
'endif // 'ifdef의
끝
// Ex
#2
module top;
bus_master
b1();
'ifdef
ADD_B2 // ADD_B2가
정의되어있다면 b2를 instantiation한다.
bus_master b2();
'endif
endmodule
* flag로 사용된 text macro TEST, ADD_B2는 'define으로 설정할 수 있다.
9.3.2 Conditional Execution
- Conditional execution flag에 따라서 구문의 실행을 제어할 수 있다.
- system
task keyword인 $test$plusargs를 사용하면
다음의 예에서 처럼 실행중 구문의 실행여부를 설정할 수 있다.
- 하지만 이것은 시뮬레이터에 따라서 그 사용방법이 다를 수
있다.
Ex)
// Conditional
execution
module test;
...
...
initial
begin
if
($test$plusargs("DISPLAY_VAR")) // flag
DISPLAY_VAR이 설정되어
있다면
$display("Display = %b ", {a, b, c}); // 이 구문이
실행된다
else
$display("No Display");
end
endmodule
9.4 Time Scales
- 가끔 하나의 시뮬레이션 중에서 어떤 모듈은 1㎲로 delay값을 정의할 필요가 있고, 다른 모듈은 100㎱로 delay값을 정의할 필요가 생기게 된다. 이런경우를 위해서 'timescale이란 compiler directive가 필요하다.
Syntax]
'timescale
<reference_time_unit>/<time_precision>
* <reference_time_unit> : delay와 time의 측정단위.
1, 10, 100 으로만 정의가능
** <time_precision> : 반올림되는 값을 정의. 1, 10, 100으로만
정의 가능
Ex)
// Time
Scales
// Ref. time unit : 100ns, Precision :
1ns
'timescale 100 ns / 1 ns
module dummy1;
reg toggle;
initial
toggle = 1'b0;
always
#5 // #5 = 500
ns
begin
toggle =
~toggle;
$display("%d, In %m toggle = %b ", $time,
toggle);
end
endmodule
// Ref. time unit =
1us, Precision : 10ns
'timescale 1 us / 10 ns
module
dummy2;
reg toggle;
initial
toggle = 1'b0;
always
#5 // #5 =
5us
begin
toggle =
~toggle;
$display("%d, In %m toggle = %b ", $time,
toggle);
end
endmodule
* dummy1, dumm2는 reference time unit 이 각각 100㎱, 1㎲로 다를 뿐
나머지는 모두 동일하다.
** dummy2의 $display가 한번 실행될 때 dummy1의 $display구문은
10번 실행된다.
- 시뮬레이션 결과
5, In dummy1 toggle =
1
10, In
dummy1 toggle =
0
15, In
dummy1 toggle =
1
20, In
dummy1 toggle =
0
25, In
dummy1 toggle =
1
30, In
dummy1 toggle =
0
35, In
dummy1 toggle =
1
40, In
dummy1 toggle =
0
45, In
dummy1 toggle =
1
5, In dummy2 toggle =
1
50, In
dummy1 toggle =
0
55, In
dummy1 toggle = 1
9.5 Useful System Tasks
9.5.1 File Output
- Verilog의 출력은 기본적으로 표준출력장치로
출력되거나 verilog.log라는 파일로 출력된다.
- 별도의 파일을 지정하여 그 파일로 출력을 저장할 수 있다.
■ Opening a file
- $fopen : file을 여는 keyword
Syntax]
$fopen("<name_of_file");
<file_handle> =
$fopen("<name_of_file>");
- $fopen은 32-bit의 multichannel
descriptor를 되돌려준다.
- multichannel descriptor: 32-bit중에서 오직 하나의 bit만
set(1)된 상태의 값
- 표준출력장치는 channel 0이며 bit0(LSB)가 1로 set된 discriptor를 가지며,
항상 열려있다.
Ex)
// File
Descriptors
integer handle1, handle2,
handle3; // integer : 32-bit
initial
begin
handle1 =
$fopen("file1.out"); // handle1 = 32'h0000_0002 (bit1
set)
handle2 =
$fopen("file2.out"); // handle2 = 32'h0000_0004 (bit2
set)
handle3 =
$fopen("file3.out"); // handle3 = 32'h0000_0008 (bit3
set)
end
■ Writing to files
-$fdisplay, $fmonitor, $fwrite, $fstrobe등의 keyword로 file을
작성한다.
- $display, $monitor와 비슷한 특성을 갖는다.
Syntax]
$fdisplay(<file_descriptor>, p1,
p2,...,pn);
$fmonitor(<file_descriptor>, p1,
p2,...,pn);
* p1, p2,...,pn은 variables, signal names, string등이 될 수 있다.
- file_descriptor는 multichanel descriptor이며 file handle의 조합으로 다수의 출력 파일에 출력할 수 있다.
Ex)
// Writing
files
// 위의 예제에 이어서...
integer
desc1, desc2, desc3;
initial
begin
desc1 = handle1 |
1; //
desc1 = 32'h0000_0003
$fdisplay(desc1, "Display 1"); // write to file1.out &
stdout.
desc2 = handle2 | handle1; // desc2 =
32'h0000_0006
$fdisplay(desc2,
"Display 2"); // write to file1.out & file2.out
desc3 =
handle3;
$fdisplay(desc3, "Display
3"); // write to file3.out only
end
■ Closing files
- $fclose : file을 닫는 keyword
Syntax]
$fclose(<file_handle>);
- 한번 닫혀진 파일을 다시 쓸수 없다. multichannel descriptor의 해당 bit는 0으로 초기화
된다.
- 뒤이어 $fopen이 호출되면
초기화된 release된 bit를 사용하는 multichannel descriptor를 돌려준다.
9.5.2 Displaying Hierarchy
- %m : $display, $write, $monitor, $strobe에서 hierarchical name을 출력한다.
Ex)
// Displaying
Hierarchy
module M;
...
initial
$display("Displaying in %m");
endmodule
module
top;
...
M
m1();
M
m2();
M
m3();
endmodule
- 시뮬레이션 결과
Displaying in top.m1
Displaying in
top.m2
Displaying in top.m3
9.5.3 Strobing
- $strobe : $display와
거의 같지만, 같은시간에 실행될 모든 구문의 실행이 끝난 후에 $strobe 실행
- $display는
같은 simulation time에 실행될 다른 구문들과의 우선관계가 없으므로 어느 구문이 먼저 실행될지 확실하지 않다. $strobe는
같은 simulation time에 실행될 다른 구문들의 실행이 모두 끝난후에 실행된다.
Ex)
//
Strobing
always @(posedge clock)
begin
a =
b;
c = d;
end
always @(posedge
clock)
$strobe("Displaying a = %b,
c = %b", a, c);
* 위의 예에서 $strobe대신 $display를 사용할 경우 a와 c의 값은 b와 d가 아닐 수 있다.
9.5.4 Random Number Gerneration
- $random : 32-bit의 random
number를 발생시켜 돌려준다.
- random testing은 종종 숨어있는 버그를 잡아내기도 하고, chip의 성능을
분석하는데도 사용된다.
- random을 만드는 알고리즘은 표준화되지 않았으며 시뮬레이터에 따라 다를 수 있다.
Syntax]
$random;
$random(<seed>);
* <seed>는
option이다.
Ex)
// Random
Number Generation
module test;
integer
r_seed;
reg [31:0] addr;
wire [31:0]
data;
...
...
ROM rom1(data, wire);
initial
r_seed = 2;
always @(posedge
clock)
addr =
$random(r_seed);
...
<check
output of ROM against expected results>
...
endmodule
9.5.5 Initializing Memory from File
- $readmemb, $readmemh : binay와 hexadecimal 형식의 수를 읽어 메모리를
초기화하는 task
Syntax]
$readmemb("<file_name>",<memory_name>);
$readmemb("<file_name>",<memory_name>,<start_addr>);
$readmemb("<file_name>",<memory_name>,<start_addr>,<finish_addr>);
* $readmemh의 사용법도
동일하다.
** <start_addr>, <finish_addr>은 option이다.
Ex)
//
Initializing Memory
module test;
reg [7:0]
memory[0:7]; // 8-byte memory
integer
i;
initial
begin
$readmemb("init.dat",
memory);
for(i=0; i<8;
i=i+1)
$display("Memory [%0d] = %b", i, memory[i]);
end
endmodule
- sample init.dat
@002
// @<address> : address는 hexadecimal
11111111
01010101 // 공백으로 data 구분
00000000 10101010
@006
1111zzzz 00001111
- 시뮬레이션 결과
Memory [0] = xxxxxxxx
Memory [1] = xxxxxxxx
Memory [2] = 11111111
Memory [3] =
01010101
Memory [4] = 00000000
Memory [5] = 10101010
Memory [6] =
1111zzzz
Memory [7] = 00001111
9.5.6 Value Change Dump File
- VCD(Value Change Dump)는 simulation이 진행되는 동안의 simulation time, scope와 signal정의, signal value의 변화에 대한 정보를 담는 ASCII파일이다. Design의 모든 신호의 변화를 저장할 수 있다. 이 파일은 post-processing tool에서 debug와 결과분석에 사용될 수 있다.
그림 9.1 Debugging & Analysis of Simulation with VCD file
- $dumpvars : dump할 module
instance와 신호를 선택
- $dumpfile : VCD file의 이름을 정의
-
$dumpon, $dumpoff : dump의 시작과 종료
-
$dumpall : checkpoint의 생성
Ex)
// VCD file
System Tasks
initial
$dumpfile("myfile.dmp"); // VCD file 정의.
initial
$dumpvars; //
모든 신호를 dump.
initial
$dumpvars(1,
top); // top instance내의 신호를 dump. 1은 dump할
계층수.
//
그러므로 top의 하위 계층의 신호들은 dump하지 않는다.
initial
$dumpvars(2,
top.m1); // top.m1과 그 하위 1계층까지의 신호들을
dump
initial
$dumpvars(0, top.m1); // top.m1과 그 하위 모든 계층의 신호들을
dump
initial
begin
$dumpon;
// dump 시작
#100000
$dumpoff; // dump
중지
end
initial
$dumpall;
// 현재의 모든 신호값들을 dump한다
- Design의 크기가 커짐에 따라 $display나 $monitor로는 결과를 분석하기 어렵게 되었다. 그리하여 그래픽으로 시각화하여 분석에 도움을 주는 post-processing의 중요성이 커졌다.
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