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Chapter 10.
Timing and Delays

 

 - Timing Simulation : 실제 하드웨어에서는 logic element들과 path들에 의해 delay들이 존재한다. Timing requirement를 만족하는지를 검증해야 한다.

 

 * Objectives
 - Verilog 시뮬레이션에서 사용되는 delay 모델들 : distributed, lumped, pin-to-pin(path)
 - specify block : path delay를 설정하는 방법
 - parallel connection, full connection
 - specparam : specify block안의 파라메타를 정의하는 방법
 - state-dependent path delays
 - rise, fall, turn-off delays. min, max, typ 값의 설정방법
 - $setup, $hold, $switch
 - delay back-annotation

 

10.1 Types of Delay Models

 

10.1.1 Distributed Delay

 - 회로안의 요소들의 delay를 따로 따로  정의할 수 있다.

 

 

 

 그림 10.1 Distributed Delay

 

 - 각각의 gate에 delay를 지정하거나 assign구문에 delay를 지정할 수 있다.

Ex)
    // Distributed delay in gate-level
    module M (out, a, b, c, d);

    output out;
    input a, b, c, d;

 

    wire e, f;

 

    and #5 a1(e, a, b);
    and #7 a2(f, c, d);
    and #4 a3(out, e, f);
 
    endmodule

 

    // Distributed delay in data flow
    module M (out, a, b, c, d);

    output out;
    input a, b, c, d;
 
    wire e, f;

 

    assign #5 e = a & b;
    assign #7 f = c & d;
    assign #4 out = e & f;

 

    endmodule

 

 

10.1.2 Lumped Delay

 

 - module 단위로 delay를 지정한다. module의 출력에 단일 delay로 지정하며 모든 path의 누적 delay를 나타낸다.

 

 

 

그림 10.2 Lumped Delay

Ex)
    // Lumped Delay Model
    module M (out, a, b, c, d);
    output out;
    input a, b, c, d;

   

    wire e, f;

 

    and a1(e, a, b);
    and a2(f, c, d);
    and #11 a3(out, e, f);                 // 출력에 4+7의 delay 적용
 
    endmodule

 

10.1.3 Pin-to-Pin Delays

 

 

 - input에서 부터 output까지의 모든 path에 대해서 개별적으로 delay를 지정한다.
 - 표준부품에 대해선 메이커가 제공하는 delay를 지정하거나 SPICE같은 simulation을 통해 delay를 얻어 사용한다.
 - pin-to-pin delay가 세세하게 지정해줘야 하는 delay이긴 하지만 큰 사이즈의 design에서는 내부에 어떻게 구성되었는가를 일일이 고려하지 않고 입력과 출력의 관점에서 delay를 생각하기 때문에 오히려 쉬울 수 있다.
 - Path delay라고도 한다.

 

10.2 Path Delay Modeling

 

10.2.1 Specify Blocks

 - module path delay : module의 source(input, inout)에서 destination(output, inout)까지의 delay
 - specify, endspecify : Path delay를 지정하는 keyword. specify block을 구성한다.
 - specify block :
                ● module을 가로지르는 pin-to-pin delay를 지정
                ● 회로의 timing check를 설정
                ● specparam 상수를 정의

Ex)
    // Pin-to-pin Delays
    module M (out, a, b, c, d);
    output out;
    input a, b, c, d;

    wire e, f;

 

    specify
        (a => out) = 9;
        (b => out) = 9;
        (c => out) = 11;
        (d => out) = 11;
    endspecify

 

    and a1(e, a, b);
    and a2(f, c, d);
    and a3(out, e, f);
  
    endmodule

 

 - spcify block은 module안에서의 독립적은 별도의 block이다. initial이나 always같은 다른 block안에 있을 수 없다.

 

10.2.2 Inside Specify Blocks

 

 ■ Parallel Connection

 - bit별 1대1의 path에 대한 delay설정
 
 Usage: ( <source_fied> => <destination_field> ) = <delay_value> ;

 

 

 

 

그림 10.4 Parallel Connection

Ex)
    // Parallel Connection
    // Single bit a, out
    (a => out) = 9;

 

    // Vector a[3:0], out[3:0]
    (a => out) = 9;

 

    (a[0] => out[0]) = 9;   // 위의 예와 같다.
    (a[1] => out[1]) = 9;
    (a[2] => out[2]) = 9;
    (a[3] => out[3]) = 9;

 

    // Vector a[4:0], out[3:0]
    (a => out) = 9;                // bit width가 다르기 때문에 Error

 

■ Full Connection

 - 모든 source와 destination을 연결하는 path의 delay를 하나의 값으로 한번에 지정

 

Usage: ( <source_fied> *> <destination_field> ) = <delay_value> ;

 

 

 

그림 10.5 Full Connection

Ex)
    // Full Connection
    module M (out, a, b, c, d);
    output out;
    input a, b, c, d;

    wire e, f;

 

    specify
        (a, b *> out) = 9;
        (c, d *> out) = 11;
    endspecify

 

    and a1(e, a, b);
    and a2(f, c, d);
    and a3(out, e, f);

    endmodule

 

 - 다음과 같이 bit width가 다른 경우에도 사용가능하다.

Ex)
    // a[31:0], out[15:0]
    specify
        (a *> out) = 9;
    endspecify

 

    * 위와 같은 경우를 parallel connection으로 처리할 경우 32*16 = 352개의 connection을 지정해 주어야 한다.

 

 ■ specparam Statements

 - specparam : specify block에서 사용하는 special parameter를 정의할 때 사용
 - 일일이 delay 숫자를 써주는 것을 대신하여 parameter를 정의하고 specify block에서 사용한다.

 

Ex)
    // Specparam
    specify
        specparam d_to_q = 9;
        specparam clk_to_q = 11;

        (d => q) = d_to_q;
        (clk => q) = clk_to_q;
    endspecify

 

- specify parameter는 정의된 specify block안에서만 사용가능하다.

 

 ■ Conditional Path Delays

 - input 신호의 상태에 따라서 pin-to-pin delay가 달라질 수 있다. specify block안에 if구문을 이용해 input상태에 따라 다른 delay를 설정할 수 있다.
 - else구문을 사용하는 것은 금지되어있다.

 

Ex)
    // Conditional Path Delay
    module M (out, a, b, c, d);
    output out;
    input a, b, c, d;

    wire e, f;

 

    specify
        if (a) (a => out) = 9;
        if(~a) (a => out) = 10;

        if (b & c) (b => out) = 9;
        if (~(b & c)) (b => out) = 13;

        if ({c, d} == 2'b01)
                (c, d *> out) = 11;
        if ({c, d} != 2'b01)
                (c, d *> out) = 13;
    endspecify

 

    and a1(e, a, b);
    and a2(f, c, d);
    and a3(out, e, f);

    endmodule

 

 ■ Rise, Fall, Turn-off Delays

 - Pin-to-pin delay는 rise, fall, turn-off delay로 세분화하여 지정해 줄 수 있다.
 - 모든 종류의 transition을 자유롭게 지정할 수 있는 것은 아니다. 다음과 같은 규칙에 의해 5가지의 방식으로 지정할 수 있다. transition의 종류는 지정하는 순서에 의해 정해지므로 순서를 반드시 지켜야 한다.

 

 i) 1개의 delay : 모든 transition에 대한 하나의 delay를 지정
 
    specparam t_delay = 11;
    (clk => q) = t_delay;

 

 ii) 2개의 delay : rise(0→1, 0→z, z→1), fall(1→0, 1→z, z→0)에 대한 delay지정

 

    specparam t_rise = 9, t_fall = 13;
    (clk => q) = (t_rise, t_fall);

 

 iii) 3개의 delay : rise(0→1, z→1), fall(1→0, z→0), turn-off(1→z, 0→z)에 대한 delay지정

 

    specparam t_rist = 9, t_fall = 13, t_turnoff = 11;
    (clk => q) = (t_rise, t_fall, t_turnoff);

 

 iv) 6개의 delay : (0→1, 1→0, 0→z, z→1, 1→z, z→0)의 순서에 의한 delay 지정

 

    specparam t_01 = 9, t_10 = 13, t_0z = 11;
    specparam t_z1 = 9, t_1z = 11, t_z0 = 13;
    (clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0);

 

 v) 12개의 delay :(0→1, 1→0, 0→z, z→1, 1→z, z→0, 0→x, x→1, 1→x, x→0, x→z, z→x)의 순서에 의한 지정
 
    specparam t_01 = 9, t_10 = 13, t_0z = 11;
    specparam t_z1 = 9, t_1z = 11, t_z0 = 13;
    specparam t_0x = 4, t_x1 = 13, t_1x = 5;
    specparam t_x0 = 9, t_xz = 11, t_zx = 7;
    (clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0, t_0x, t_x1, t_1x, t_x0, t_xz, t_zx);

 

 

 ■ MIn, Max, Typical delays

 - pin-to-pin delay에 5장에서 설명한 min, max, typical delay를 지정할 수 있다.
 - min:typ:max 의 방식으로 위의 5가지 delay지정 방법에 모두 사용가능하다.

 

    specparam t_rise = 8:9:10, t_fall = 12:13:14, t_turnoff = 10:11:12;
    (clk => q) = (t_rist, t_fall, t_turnoff);

 

 ■ Handling x transition

 - Verilog에서 x 상태의로의 transition의 delay는 비관적?(pessimistic)인 방법으로 계산된다.
 - 위의 비관적(pessimistic)이란 말은 아직도 생소하다. 어쨌든 다른 delay값들의 영향을 받아 그 최소값과 최대값을 취한다.
 - x로의 transition에서는 다른 모든 가능한 delay중에서 최소값을 취한다.
 - x로부터의 transition에서는 다른 모든 가능한 delay중에서 최대값을 취한다.

 

    // 6개의 delay 방법
    // 0→1, 1→0, 0→z, z→1, 1→z, z→0의 순서에 의한 지정
   
    specparam t_01 = 9, t_10 = 13, t_0z = 11;
    specparam t_z1 = 9, t_1z = 11, t_z0 = 13;
    (clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0);

 

                     

 

                                      표 1-.1 x transition

 

10.3 Timing Checks

 

 - $setup, $hold, $width : 가장 일반적이고 많이 사용하는 timing checking system task
 - 언제나 specify block안에서만 사용 가능하다.

 

10.3.1 $setup and $hold checks

 - setup, hold : 순차회로에서 clock의 전후로 data의 최소 유효 시간을 의미한다.

 

 

 

그림 10.6 Setup and Hold Times

 ■ $setup task

 Usage : $setup(data_event, reference_event, limit);
            data_event        : monitor하는 신호
            reference_event : data_event의 기준이 되는 신호
            limit                   : setup time에 필요한 최소 시간

 - (Treference_event - Tdata_event) < limit 이면 오류를 보고한다.

 

Ex)
    // Setup Check
    specify
        $setup(data, posedge clock, 3);
    endspecify

 

 ■ $hold task

 Usage : $hold(reference_event, data_event, limit);
            reference_event    : data_event의 기준이 되는 신호
            data_event            : monitor하는 신호
            limit                      : hold time에 필요한 최소 시간

 - (Tdata_even - Treference_event) < limit 이면 오류를 보고한다.

 

Ex)
    // Hold Check
    specify
        $hold(posedge clock, data, 5);
    endspecify

 

10.3.2 $width check

 - 때로는 펄스의 폭을 check해야 할 때도 있다. 이때 사용하는 것이 $width이다.

 

 

 

그림 10.7 Width of pulse

 Usage : $width(reference_event, limit);
            reference_event   : edge-triggerd event
            limit                     : 펄스 폭의 최소 시간

 

 - data_event는 따로 명시하지 않는다. reference_event가 일어나고 난 후 다음에 오는 반대방향의 edge가 data_event가 된다.
 - (Tdata_even - Treference_event) < limit 이면 오류를 보고한다.

Ex)
    // Width check
    // posedge claer : reference_event
    // 바로이어지는 negedge clear : data_event
    specify
        $width(posedge clear, 6);
    endspecify

 

10.4 Delay Back-Annotation

 - Delay back-annotation은 책 한권을 다 할애해도 모자란 주제이다. 여기선 간략한 소개만 하고 넘어간다.

 

 

그림 10.8 Delay Back-Annotation

 

 1) RTL로 기술하고 functional simulation을 실행
 2) RTL을 gate-level의 netlist로 변환(Logic Synthesis)
 3) IC공정에 관한 정보와 delay calculator등을 이용한 chip의 prelayout data를 가지고 timing simulation을 실행
 4) P&R(Place & Route) tool로 layout 작성. 이 layout의 R, C를 계산하여 postlayout delay값을 추출.
 5) 이렇게 얻어진 delay값으로 gate-level netlist에 사용된 delay 추정값을 수정. timing simulation을 재실행. spec.을 만족하는지 확인
 6) timing spec을 만족하면 RTL로 돌아가 최적화를 진행하고 2단계부터 5단계의 과정을 반복.