input A3
;
input A4
;
input A5
;
input A6
;
input A7
;
input A8
;
output O
;
and g0(O, A1, A2, A3, A4, A5, A6, A7, A8);
endmodule
// Power Buffer
module MJBUFC
(A, O);
input A
;
output O
;
buf g0(O, A);
endmodule
// Double Power Buffer
module MJBUFD
(A, O);
input A
;
output O
;
buf g0(O, A);
endmodule
// Delay Buffer
module MJBUFDA
(A, O);
input A
;
output O
;
buf g0(O, A);
endmodule
// Quadruple Power Buffer
module MJBUFE
(A, O);
input A
;
output O
;
buf g0(O, A);
endmodule
// 2-1 AOI
module MJD21A
(A1, A2, B, O);
input A1
;
input A2
;
input B
;
output O
;
and g0(w0, A1, A2);
nor g1(O, w0, B);
endmodule
// 2-2 AOI
module MJD22A
(A1, A2, B1, B2, O);
input A1
;
input A2
;
input B1
;
input B2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
nor g2(O, w0, w3);
endmodule
// 2-3 AOI
module MJD23A
(A1, A2, B1, B2, B3, O);
input A1
;
input A2
;
input B1
;
input B2
;
input B3
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2, B3);
nor g2(O, w0, w3);
endmodule
// Power 2-2-2-2 AOI
module MJD2X4B
(A1, A2, B1, B2, C1, C2, D1, D2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
input D1
;
input D2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
and g2(w6, C1, C2);
and g3(w9, D1, D2);
nor g4(O, w0, w3, w6, w9);
endmodule
// Power 2-2-2-2-2-2 AOI
module MJD2X6A
(A1, A2, B1, B2, C1, C2, D1, D2, E1, E2, F1,
F2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
input D1
;
input D2
;
input E1
;
input E2
;
input F1
;
input F2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
and g2(w6, C1, C2);
and g3(w9, D1, D2);
and g4(w12, E1, E2);
and g5(w15, F1, F2);
nor g6(O, w0, w3, w6, w9, w12, w15);
endmodule
// Power 2-2-2-2-2-2-2-2 AOI
module MJD2X8A
(A1, A2, B1, B2, C1, C2, D1, D2, E1, E2, F1,
F2, G1, G2, H1, H2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
input D1
;
input D2
;
input E1
;
input E2
;
input F1
;
input F2
;
input G1
;
input G2
;
input H1
;
input H2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
and g2(w6, C1, C2);
and g3(w9, D1, D2);
and g4(w12, E1, E2);
and g5(w15, F1, F2);
and g6(w18, G1, G2);
and g7(w21, H1, H2);
nor g8(O, w0, w3, w6, w9, w12, w15, w18, w21);
endmodule
// 3-1 AOI
module MJD31A
(A1, A2, A3, B, O);
input A1
;
input A2
;
input A3
;
input B
;
output O
;
and g0(w0, A1, A2, A3);
nor g1(O, w0, B);
endmodule
// 3-3 AOI
module MJD33A
(A1, A2, A3, B1, B2, B3, O);
input A1
;
input A2
;
input A3
;
input B1
;
input B2
;
input B3
;
output O
;
and g0(w0, A1, A2, A3);
and g1(w4, B1, B2, B3);
nor g2(O, w0, w4);
endmodule
// Power 3-3 AOI
module MJD33B
(A1, A2, A3, B1, B2, B3, O);
input A1
;
input A2
;
input A3
;
input B1
;
input B2
;
input B3
;
output O
;
and g0(w0, A1, A2, A3);
and g1(w4, B1, B2, B3);
nor g2(O, w0, w4);
endmodule
// Power 3-3-3-3 AOI
module MJD3X4A
(A1, A2, A3, B1, B2, B3, C1, C2, C3, D1, D2,
D3, O);
input A1
;
input A2
;
input A3
;
input B1
;
input B2
;
input B3
;
input C1
;
input C2
;
input C3
;
input D1
;
input D2
;
input D3
;
output O
;
and g0(w0, A1, A2, A3);
and g1(w4, B1, B2, B3);
and g2(w8, C1, C2, C3);
and g3(w12, D1, D2, D3);
nor g4(O, w0, w4, w8, w12);
endmodule
// 2&1-1 AO
module MJDB121A
(A1, A2, B, C, O);
input A1
;
input A2
;
input B
;
input C
;
output O
;
or g0(w1, A1, A2);
and g1(w0, w1, B);
or g2(O, w0, C);
endmodule
// 2-2-1 AO
module MJDB122A
(A1, A2, B1, B2, C, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
or g2(O, w0, w3, C);
endmodule
// 2-1-1 AO
module MJDB211A
(A1, A2, B1, B2, O);
input A1
;
input A2
;
input B1
;
input B2
;
output O
;
and g0(w0, A1, A2);
or g1(O, w0, B1, B2);
endmodule
// 2-1 AO
module MJDB21A
(A1, A2, B, O);
input A1
;
input A2
;
input B
;
output O
;
and g0(w0, A1, A2);
or g1(O, w0, B);
endmodule
// 2-1-1-1 AO
module MJDB21X3A
(A1, A2, B1, B2, B3, O);
input A1
;
input A2
;
input B1
;
input B2
;
input B3
;
output O
;
and g0(w0, A1, A2);
or g1(O, w0, B1, B2, B3);
endmodule
// 2-2-2 AO
module MJDB222A
(A1, A2, B1, B2, C1, C2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
and g2(w6, C1, C2);
or g3(O, w0, w3, w6);
endmodule
// 2-2-2 AO
module MJDB222B
(A1, A2, B1, B2, C1, C2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
and g2(w6, C1, C2);
or g3(O, w0, w3, w6);
endmodule
// 2-2 AO
module MJDB22A
(A1, A2, B1, B2, O);
input A1
;
input A2
;
input B1
;
input B2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
or g2(O, w0, w3);
endmodule
// 2-3 AO
module MJDB23A
(A1, A2, B1, B2, B3, O);
input A1
;
input A2
;
input B1
;
input B2
;
input B3
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2, B3);
or g2(O, w0, w3);
endmodule
// 2-2-2-2 AO
module MJDB2X4B
(A1, A2, B1, B2, C1, C2, D1, D2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
input D1
;
input D2
;
output O
;
and g0(w0, A1, A2);
and g1(w3, B1, B2);
and g2(w6, C1, C2);
and g3(w9, D1, D2);
or g4(O, w0, w3, w6, w9);
endmodule
// 3-1 AO
module MJDB31A
(A1, A2, A3, B, O);
input A1
;
input A2
;
input A3
;
input B
;
output O
;
and g0(w0, A1, A2, A3);
or g1(O, w0, B);
endmodule
// 3-3 AO
module MJDB33A
(A1, A2, A3, B1, B2, B3, O);
input A1
;
input A2
;
input A3
;
input B1
;
input B2
;
input B3
;
output O
;
and g0(w0, A1, A2, A3);
and g1(w4, B1, B2, B3);
or g2(O, w0, w4);
endmodule
// 1-bit Full Adder
module MJFAD1A
(A, B, CI, S, CO);
input A
;
input B
;
input CI
;
output S
;
output CO
;
xor g0(S, A, B, CI);
and g1(w3, A, B);
or g2(w8, A, B);
and g3(w6, CI, w8);
or g4(CO, w3, w6);
endmodule
// 1-1-2 OAI
module MJG112A
(A1, A2, B1, B2, O);
input A1
;
input A2
;
input B1
;
input B2
;
output O
;
or g0(w0, A1, A2);
nand g1(O, w0, B1, B2);
endmodule
// 1-2 OAI
module MJG12A
(A1, A2, B, O);
input A1
;
input A2
;
input B
;
output O
;
or g0(w0, A1, A2);
nand g1(O, w0, B);
endmodule
// 2-1-1-1 OAI
module MJG2111A
(A1, A2, B1, B2, B3, O);
input A1
;
input A2
;
input B1
;
input B2
;
input B3
;
output O
;
or g0(w0, A1, A2);
nand g1(O, w0, B1, B2, B3);
endmodule
// 2-1-1 OAI
module MJG211A
(A1, A2, B, C, O);
input A1
;
input A2
;
input B
;
input C
;
output O
;
and g0(w1, A1, A2);
or g1(w0, w1, B);
nand g2(O, w0, C);
endmodule
// 2-2-1 OAI
module MJG221A
(A1, A2, B1, B2, C, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2);
nand g2(O, w0, w3, C);
endmodule
// 2-2-2 OAI
module MJG222A
(A1, A2, B1, B2, C1, C2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2);
or g2(w6, C1, C2);
nand g3(O, w0, w3, w6);
endmodule
// 2-2 OAI
module MJG22A
(A1, A2, B1, B2, O);
input A1
;
input A2
;
input B1
;
input B2
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2);
nand g2(O, w0, w3);
endmodule
// 2-3 OAI
module MJG23A
(A1, A2, B1, B2, B3, O);
input A1
;
input A2
;
input B1
;
input B2
;
input B3
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2, B3);
nand g2(O, w0, w3);
endmodule
// 3-1 OAI
module MJG31A
(A1, A2, A3, B, O);
input A1
;
input A2
;
input A3
;
input B
;
output O
;
or g0(w0, A1, A2, A3);
nand g1(O, w0, B);
endmodule
// 3-3 OAI
module MJG33A
(A1, A2, A3, B1, B2, B3, O);
input A1
;
input A2
;
input A3
;
input B1
;
input B2
;
input B3
;
output O
;
or g0(w0, A1, A2, A3);
or g1(w4, B1, B2, B3);
nand g2(O, w0, w4);
endmodule
// 1-1-2 OA
module MJGB112A
(A1, A2, B1, B2, O);
input A1
;
input A2
;
input B1
;
input B2
;
output O
;
or g0(w0, A1, A2);
and g1(O, w0, B1, B2);
endmodule
// 1-2 OA
module MJGB12A
(A1, A2, B, O);
input A1
;
input A2
;
input B
;
output O
;
or g0(w0, A1, A2);
and g1(O, w0, B);
endmodule
// 2-1-1 OA
module MJGB211A
(A1, A2, B, C, O);
input A1
;
input A2
;
input B
;
input C
;
output O
;
and g0(w1, A1, A2);
or g1(w0, w1, B);
and g2(O, w0, C);
endmodule
// 2-2-1 OA
module MJGB221A
(A1, A2, B1, B2, C, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2);
and g2(O, w0, w3, C);
endmodule
// 2-2-2 OA
module MJGB222A
(A1, A2, B1, B2, C1, C2, O);
input A1
;
input A2
;
input B1
;
input B2
;
input C1
;
input C2
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2);
or g2(w6, C1, C2);
and g3(O, w0, w3, w6);
endmodule
// 2-2 OA
module MJGB22A
(A1, A2, B1, B2, O);
input A1
;
input A2
;
input B1
;
input B2
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2);
and g2(O, w0, w3);
endmodule
// 2-3 OA
module MJGB23A
(A1, A2, B1, B2, B3, O);
input A1
;
input A2
;
input B1
;
input B2
;
input B3
;
output O
;
or g0(w0, A1, A2);
or g1(w3, B1, B2, B3);
and g2(O, w0, w3);
endmodule
// 3-1 OA
module MJGB31A
(A1, A2, A3, B, O);
input A1
;
input A2
;
input A3
;
input B
;
output O
;
or g0(w0, A1, A2, A3);
and g1(O, w0, B);
endmodule
// 3-3 OA
module MJGB33A
(A1, A2, A3, B1, B2, B3, O);
input A1
;
input A2
;
input A3
;
input B1
;
input B2
;
input B3
;
output O
;
or g0(w0, A1, A2, A3);
or g1(w4, B1, B2, B3);
and g2(O, w0, w4);
endmodule
// 1-bit Half Adder
module MJHAD1A
(A, B, S, CO);
input A
;
input B
;
output S
;
output CO
;
xor g0(S, A, B);
and g1(CO, A, B);
endmodule
// Standard Inverter
module MJINVA
(A, O);
input A
;
output O
;
not g0(O, A);
endmodule
// Power Inverter
module MJINVB
(A, O);
input A
;
output O
;
not g0(O, A);
endmodule
// Double Power Inverter
module MJINVC
(A, O);
input A
;
output O
;
not g0(O, A);
endmodule
// Triple Power Inverter
module MJINVD
(A, O);
input A
;
output O
;
not g0(O, A);
endmodule
// Quadruple Power Inverter
module MJINVE
(A, O);
input A
;
output O
;
not g0(O, A);
endmodule
// 2:1 Selector
module MJMUX2A
(A, B, S, O);
input A
;
input B
;
input S
;
output O
;
UDP_MUX21 udp_mux(O, A,B, S);
endmodule
// 2-Input NAND Gate
module MJNAND2A
(A1, A2, O);
input A1
;
input A2
;
output O
;
nand g0(O, A1, A2);
endmodule
// Power 2-Input NAND Gate
module MJNAND2B
(A1, A2, O);
input A1
;
input A2
;
output O
;
nand g0(O, A1, A2);
endmodule
// Double Power 2-Input NAND Gate
module MJNAND2C
(A1, A2, O);
input A1
;
input A2
;
output O
;
nand g0(O, A1, A2);
endmodule
// 3-Input NAND Gate
module MJNAND3A
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nand g0(O, A1, A2, A3);
endmodule
// Power 3-Input NAND Gate
module MJNAND3B
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nand g0(O, A1, A2, A3);
endmodule
// Double Power 3-Input NAND Gate
module MJNAND3C
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nand g0(O, A1, A2, A3);
endmodule
// 4-Input NAND Gate
module MJNAND4A
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nand g0(O, A1, A2, A3, A4);
endmodule
// Power 4-Input NAND Gate
module MJNAND4B
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nand g0(O, A1, A2, A3, A4);
endmodule
// Double Power 4-Input NAND Gate
module MJNAND4C
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nand g0(O, A1, A2, A3, A4);
endmodule
// Double Power 6-Input NAND Gate
module MJNAND6C
(A1, A2, A3, A4, A5, A6, O);
input A1
;
input A2
;
input A3
;
input A4
;
input A5
;
input A6
;
output O
;
nand g0(O, A1, A2, A3, A4, A5, A6);
endmodule
// Double Power 8-Input NAND Gate
module MJNAND8C
(A1, A2, A3, A4, A5, A6, A7, A8, O);
input A1
;
input A2
;
input A3
;
input A4
;
input A5
;
input A6
;
input A7
;
input A8
;
output O
;
nand g0(O, A1, A2, A3, A4, A5, A6, A7, A8);
endmodule
// 2-Input NOR Gate
module MJNOR2A
(A1, A2, O);
input A1
;
input A2
;
output O
;
nor g0(O, A1, A2);
endmodule
// 2-Input NOR Gate
module MJNOR2A1
(A1, A2, O);
input A1
;
input A2
;
output O
;
nor g0(O, A1, A2);
endmodule
// Power 2-Input NOR Gate
module MJNOR2B
(A1, A2, O);
input A1
;
input A2
;
output O
;
nor g0(O, A1, A2);
endmodule
// Power 2-Input NOR Gate
module MJNOR2B1
(A1, A2, O);
input A1
;
input A2
;
output O
;
nor g0(O, A1, A2);
endmodule
// Double Power 2-Input NOR Gate
module MJNOR2C
(A1, A2, O);
input A1
;
input A2
;
output O
;
nor g0(O, A1, A2);
endmodule
// Tripple Power 2-Input NOR Gate
module MJNOR2D
(A1, A2, O);
input A1
;
input A2
;
output O
;
nor g0(O, A1, A2);
endmodule
// 3-Input NOR Gate
module MJNOR3A
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nor g0(O, A1, A2, A3);
endmodule
// 3-Input NOR Gate
module MJNOR3A1
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nor g0(O, A1, A2, A3);
endmodule
// Power 3-Input NOR Gate
module MJNOR3B
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nor g0(O, A1, A2, A3);
endmodule
// Power 3-Input NOR Gate
module MJNOR3B1
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nor g0(O, A1, A2, A3);
endmodule
// Double Power 3-Input NOR Gate
module MJNOR3C
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nor g0(O, A1, A2, A3);
endmodule
// Tripple Power 3-Input NOR Gate
module MJNOR3D
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
nor g0(O, A1, A2, A3);
endmodule
// 4-Input NOR Gate
module MJNOR4A1
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nor g0(O, A1, A2, A3, A4);
endmodule
// Power 4-Input NOR Gate
module MJNOR4B
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nor g0(O, A1, A2, A3, A4);
endmodule
// Power 4-Input NOR Gate
module MJNOR4B1
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nor g0(O, A1, A2, A3, A4);
endmodule
// Double Power 4-Input NOR Gate
module MJNOR4C
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nor g0(O, A1, A2, A3, A4);
endmodule
// Tripple Power 4-Input NOR Gate
module MJNOR4D
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nor g0(O, A1, A2, A3, A4);
endmodule
// Quadruple Power 4-Input NOR Gate
module MJNOR4E
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
nor g0(O, A1, A2, A3, A4);
endmodule
// Double Power 6-Input NOR Gate
module MJNOR6C
(A1, A2, A3, A4, A5, A6, O);
input A1
;
input A2
;
input A3
;
input A4
;
input A5
;
input A6
;
output O
;
nor g0(O, A1, A2, A3, A4, A5, A6);
endmodule
// Double Power 8-Input NOR Gate
module MJNOR8C
(A1, A2, A3, A4, A5, A6, A7, A8, O);
input A1
;
input A2
;
input A3
;
input A4
;
input A5
;
input A6
;
input A7
;
input A8
;
output O
;
nor g0(O, A1, A2, A3, A4, A5, A6, A7, A8);
endmodule
// Power 2-Input OR Gate
module MJOR2B
(A1, A2, O);
input A1
;
input A2
;
output O
;
or g0(O, A1, A2);
endmodule
// Power 3-Input OR Gate
module MJOR3B
(A1, A2, A3, O);
input A1
;
input A2
;
input A3
;
output O
;
or g0(O, A1, A2, A3);
endmodule
// Power 4-Input OR Gate
module MJOR4B
(A1, A2, A3, A4, O);
input A1
;
input A2
;
input A3
;
input A4
;
output O
;
or g0(O, A1, A2, A3, A4);
endmodule
// Double Power 6-Input OR Gate
module MJOR6B
(A1, A2, A3, A4, A5, A6, O);
input A1
;
input A2
;
input A3
;
input A4
;
input A5
;
input A6
;
output O
;
or g0(O, A1, A2, A3, A4, A5, A6);
This page: |
Created: | Thu Aug 19 12:01:18 1999 |
| From: |
../../../sparc_v8/lib/rtl/sc.v
|