ME_INV_D b3 (.a(notS3), .x(S3));

/* dhn--01/10/91
ME_INV_D b7 (.a(notS1A), .x(BS1));
ME_INV_D b8 (.a(notS2A), .x(BS2));
ME_INV_D b9 (.a(notS3A), .x(BS3));
*/

ME_INV_D b7 (.a(notS1), .x(BS1));	/* dhn--01/10/91 */
ME_INV_D b8 (.a(notS2), .x(BS2));	/* dhn--01/10/91 */
ME_INV_D b9 (.a(notS3), .x(BS3));	/* dhn--01/10/91 */


ME_Ymux_Bit ym00 (S1, S2, S3, D1[00], D2[00], D3[00], Z[00]);
ME_Ymux_Bit ym01 (S1, S2, S3, D1[01], D2[01], D3[01], Z[01]);
ME_Ymux_Bit ym02 (S1, S2, S3, D1[02], D2[02], D3[02], Z[02]);
ME_Ymux_Bit ym03 (S1, S2, S3, D1[03], D2[03], D3[03], Z[03]);
ME_Ymux_Bit ym04 (S1, S2, S3, D1[04], D2[04], D3[04], Z[04]);
ME_Ymux_Bit ym05 (S1, S2, S3, D1[05], D2[05], D3[05], Z[05]);
ME_Ymux_Bit ym06 (S1, S2, S3, D1[06], D2[06], D3[06], Z[06]);
ME_Ymux_Bit ym07 (S1, S2, S3, D1[07], D2[07], D3[07], Z[07]);
ME_Ymux_Bit ym08 (S1, S2, S3, D1[08], D2[08], D3[08], Z[08]);
ME_Ymux_Bit ym09 (S1, S2, S3, D1[09], D2[09], D3[09], Z[09]);
ME_Ymux_Bit ym10 (S1, S2, S3, D1[10], D2[10], D3[10], Z[10]);
ME_Ymux_Bit ym11 (S1, S2, S3, D1[11], D2[11], D3[11], Z[11]);
ME_Ymux_Bit ym12 (S1, S2, S3, D1[12], D2[12], D3[12], Z[12]);
ME_Ymux_Bit ym13 (S1, S2, S3, D1[13], D2[13], D3[13], Z[13]);
ME_Ymux_Bit ym14 (S1, S2, S3, D1[14], D2[14], D3[14], Z[14]);
ME_Ymux_Bit ym15 (S1, S2, S3, D1[15], D2[15], D3[15], Z[15]);
ME_Ymux_Bit ym16 (S1, S2, S3, D1[16], D2[16], D3[16], Z[16]);
ME_Ymux_Bit ym17 (S1, S2, S3, D1[17], D2[17], D3[17], Z[17]);
ME_Ymux_Bit ym18 (S1, S2, S3, D1[18], D2[18], D3[18], Z[18]);
ME_Ymux_Bit ym19 (S1, S2, S3, D1[19], D2[19], D3[19], Z[19]);
ME_Ymux_Bit ym20 (S1, S2, S3, D1[20], D2[20], D3[20], Z[20]);
ME_Ymux_Bit ym21 (S1, S2, S3, D1[21], D2[21], D3[21], Z[21]);
ME_Ymux_Bit ym22 (S1, S2, S3, D1[22], D2[22], D3[22], Z[22]);
ME_Ymux_Bit ym23 (S1, S2, S3, D1[23], D2[23], D3[23], Z[23]);
ME_Ymux_Bit ym24 (S1, S2, S3, D1[24], D2[24], D3[24], Z[24]);
ME_Ymux_Bit ym25 (S1, S2, S3, D1[25], D2[25], D3[25], Z[25]);
ME_Ymux_Bit ym26 (BS1, BS2, BS3, D1[26], D2[26], D3[26], Z[26]);
ME_Ymux_Bit ym27 (BS1, BS2, BS3, D1[27], D2[27], D3[27], Z[27]);
ME_Ymux_Bit ym28 (BS1, BS2, BS3, D1[28], D2[28], D3[28], Z[28]);
ME_Ymux_Bit ym29 (S1, S2, S3, D1[29], D2[29], D3[29], Z[29]);
ME_Ymux_Bit ym30 (BS1, BS2, BS3, D1[30], D2[30], D3[30], Z[30]);
ME_Ymux_Bit ym31 (BS1, BS2, BS3, D1[31], D2[31], D3[31], Z[31]);
ME_Ymux_Bit ym32 (BS1, BS2, BS3, D1[32], D2[32], D3[32], Z[32]);
ME_Ymux_Bit ym33 (BS1, BS2, BS3, D1[33], D2[33], D3[33], Z[33]);
ME_Ymux_Bit ym34 (BS1, BS2, BS3, D1[34], D2[34], D3[34], Z[34]);
ME_Ymux_Bit ym35 (BS1, BS2, BS3, D1[35], D2[35], D3[35], Z[35]);
ME_Ymux_Bit ym36 (BS1, BS2, BS3, D1[36], D2[36], D3[36], Z[36]);
ME_Ymux_Bit ym37 (BS1, BS2, BS3, D1[37], D2[37], D3[37], Z[37]);
ME_Ymux_Bit ym38 (BS1, BS2, BS3, D1[38], D2[38], D3[38], Z[38]);
ME_Ymux_Bit ym39 (BS1, BS2, BS3, D1[39], D2[39], D3[39], Z[39]);
ME_Ymux_Bit ym40 (BS1, BS2, BS3, D1[40], D2[40], D3[40], Z[40]);
ME_Ymux_Bit ym41 (BS1, BS2, BS3, D1[41], D2[41], D3[41], Z[41]);
ME_Ymux_Bit ym42 (BS1, BS2, BS3, D1[42], D2[42], D3[42], Z[42]);
ME_Ymux_Bit ym43 (BS1, BS2, BS3, D1[43], D2[43], D3[43], Z[43]);
ME_Ymux_Bit ym44 (BS1, BS2, BS3, D1[44], D2[44], D3[44], Z[44]);
ME_Ymux_Bit ym45 (BS1, BS2, BS3, D1[45], D2[45], D3[45], Z[45]);
ME_Ymux_Bit ym46 (BS1, BS2, BS3, D1[46], D2[46], D3[46], Z[46]);
ME_Ymux_Bit ym47 (BS1, BS2, BS3, D1[47], D2[47], D3[47], Z[47]);
ME_Ymux_Bit ym48 (BS1, BS2, BS3, D1[48], D2[48], D3[48], Z[48]);
ME_Ymux_Bit ym49 (BS1, BS2, BS3, D1[49], D2[49], D3[49], Z[49]);
ME_Ymux_Bit ym50 (BS1, BS2, BS3, D1[50], D2[50], D3[50], Z[50]);
ME_Ymux_Bit ym51 (BS1, BS2, BS3, D1[51], D2[51], D3[51], Z[51]);
ME_Ymux_Bit ym52 (BS1, BS2, BS3, D1[52], D2[52], D3[52], Z[52]);
ME_Ymux_Bit ym53 (BS1, BS2, BS3, D1[53], D2[53], D3[53], Z[53]);
ME_Ymux_Bit ym54 (BS1, BS2, BS3, D1[54], D2[54], D3[54], Z[54]);
ME_Ymux_Bit ym55 (BS1, BS2, BS3, D1[55], D2[55], D3[55], Z[55]);

endmodule


// special purpose register used for fpu queue


module ME_FREGA_2_55 ( clk, a, b, c, d0, d1, Q ) ;
   input clk, a, b, c;
   input  [54:0] d0, d1;
   output [54:0] Q;


   reg [54:0] mux_outputx;

   wire enable_low;
   wire hold;
   wire sel;

   ME_O2A1 iu_hold_gate_1 (.a(a), .b(b), .c(c), .z(hold) );
   ME_NOR2_D iu_hold_gate_2 (.a(a), .b(b), .z(sel) );


   always @ (sel or d0 or d1)
       case (sel)
 		1'b0: mux_outputx[54:0] = d0[54:0];
 		1'b1: mux_outputx[54:0] = d1[54:0];
		default mux_outputx = 'bx;
       endcase


//   assign enable_low = ~hold; 
   Mflipflop_32 f0 (.out(Q[31:0]),  .din(mux_outputx[31:0]),  .clock(clk), .enable_l(hold) );
   Mflipflop_8  f1 (.out(Q[39:32]), .din(mux_outputx[39:32]), .clock(clk), .enable_l(hold) );
   Mflipflop_8  f2 (.out(Q[47:40]), .din(mux_outputx[47:40]), .clock(clk), .enable_l(hold) );
   Mflipflop_4  f3 (.out(Q[51:48]), .din(mux_outputx[51:48]), .clock(clk), .enable_l(hold) );
   Mflipflop_3  f4 (.out(Q[54:52]), .din(mux_outputx[54:52]), .clock(clk), .enable_l(hold) );

endmodule


module FREG_2byte ( clk, E, notA, A, d0, d1, Q ) ;
   input clk, notA, A, E;
   input  [7:0] d0, d1;
   output [7:0] Q;


   reg [7:0] mux_output1; 
   wire enable_low;

   always @ (A or d0 or d1)
       case (A)
 		0: mux_output1 = d0;
 		1: mux_output1 = d1;
		default mux_output1 = 'bx;
       endcase
   
   assign enable_low = ~E;
   Mflipflop_8 f0 (.out(Q), .din(mux_output1), .clock(clk), .enable_l(enable_low) );


endmodule