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****************************************************************************
***
*** Program File: @(#)macros.v
***
****************************************************************************
****************************************************************************/
![[Up: writebuffer write_buffer_0]](v2html-up.gif)
![[Up: Mspecial_reg_control rdtpc_m_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdpsr_op_reg_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdpsr_m_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdwim_op_reg_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdwim_m_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdy_op_forilock_reg_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdy_m_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdtbr_op_reg_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_rdtbr_m_1]](v2html-up.gif)
![[Up: Mspecial_reg_control e_jmpcall_m_1]](v2html-up.gif)
![[Up: Mspecial_reg_control sel_pcspec_l_reg_1]](v2html-up.gif)
![[Up: Mspecial_reg_control setcc_ff_1]](v2html-up.gif)
![[Up: Mspecial_reg_control wsetcc_reg_1]](v2html-up.gif)
![[Up: Mspecial_reg_control alternate_e_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection ER_SDOUT_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection nnerror_mode_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection nerror_mode_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection error_mode_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection iu_event_w_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection event_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection iuer_enable_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection piu_error_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection iu_event_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection pbicc_taken_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection wfpi_ff_1]](v2html-up.gif)
![[Up: Mtrap_detection w_tagcctv_reg_1]](v2html-up.gif)
![[Up: Mtrap_detection no_ints_ff_1]](v2html-up.gif)
![[Up: Mtrap_detection r_wrpsr_reg_1]](v2html-up.gif)
![[Up: Mir_control d_hhn2_dummy_reg_1]](v2html-up.gif)
![[Up: Mpc_control trap_adr_reg_1]](v2html-up.gif)
... (truncated)
module Mflipflop_1
(out, din, clock, enable_l) ;
output out
;
input din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_0_0 (out, din, clock, enable_l);
endmodule
![[Up: Mdcache_control size_e_reg_2]](v2html-up.gif)
![[Up: Mexec alu_s1_high_reg_2]](v2html-up.gif)
![[Up: Mexec ext_bits_reg_2]](v2html-up.gif)
![[Up: Mexec result_high2_reg_2]](v2html-up.gif)
![[Up: Mir eir_op_mas_2]](v2html-up.gif)
![[Up: Mir w_op_reg_2]](v2html-up.gif)
![[Up: GReg2 GReg_2_2]](v2html-up.gif)
module Mflipflop_2
(out, din, clock, enable_l) ;
output [1:0] out
;
input [1:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_1_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_1_1 (out[1], din[1], clock, enable_l);
endmodule
![[Up: Mir_control d_hhn_reg_3]](v2html-up.gif)
![[Up: Mir_control e_hhn_master_3]](v2html-up.gif)
![[Up: Mir_control w_hhn_reg_3]](v2html-up.gif)
![[Up: Mir_control r_hhn_reg_3]](v2html-up.gif)
![[Up: ME_FREGA_2_55 f4]](v2html-up.gif)
![[Up: Mregfile cwpm__reg_3]](v2html-up.gif)
![[Up: Mir cwpm_l_reg_3]](v2html-up.gif)
![[Up: Md_r_reg_cmp rcwpm_reg_3]](v2html-up.gif)
![[Up: Md_r_reg_cmp rcwpm_p1_reg_3]](v2html-up.gif)
![[Up: Md_r_reg_cmp rcwpm_m1_reg_3]](v2html-up.gif)
![[Up: GReg3 GReg_3_3]](v2html-up.gif)
![[Up: Mcwp cwp_master_3]](v2html-up.gif)
![[Up: Mcwp cwp_shadow_reg_3]](v2html-up.gif)
![[Up: Mcwp ecwp_master_3]](v2html-up.gif)
module Mflipflop_3
(out, din, clock, enable_l) ;
output [2:0] out
;
input [2:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_2_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_2_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_2_2 (out[2], din[2], clock, enable_l);
endmodule
![[Up: ME_FREGA_2_4 f0]](v2html-up.gif)
![[Up: Minterface irl_reg2_4]](v2html-up.gif)
![[Up: Minterface irl_reg3_4]](v2html-up.gif)
![[Up: Minterface irl_reg4_4]](v2html-up.gif)
![[Up: Minterface pirl_reg4_4]](v2html-up.gif)
![[Up: ME_FREGA_2_55 f3]](v2html-up.gif)
![[Up: Mcc cc_master_4]](v2html-up.gif)
![[Up: Mcc cc_shadow_4]](v2html-up.gif)
![[Up: Mpsr pil_master_4]](v2html-up.gif)
![[Up: Mir e_rdm_reg_4]](v2html-up.gif)
![[Up: GReg4 GReg_4_4]](v2html-up.gif)
module Mflipflop_4
(out, din, clock, enable_l) ;
output [3:0] out
;
input [3:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_3_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_3_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_3_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_3_3 (out[3], din[3], clock, enable_l);
endmodule
![[Up: Mregfile brs1_decm_reg_5]](v2html-up.gif)
![[Up: Mregfile brs2_decm_reg_5]](v2html-up.gif)
![[Up: Mir d_rs1_reg_5]](v2html-up.gif)
![[Up: Mir w_rdm_reg_5]](v2html-up.gif)
![[Up: Md_r_reg_cmp r_rd_reg_5]](v2html-up.gif)
![[Up: GReg5 GReg_5_5]](v2html-up.gif)
module Mflipflop_5
(out, din, clock, enable_l) ;
output [4:0] out
;
input [4:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_4_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_4_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_4_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_4_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_4_4 (out[4], din[4], clock, enable_l);
endmodule
![[Up: Mpipec_help_ilock help_ctr_reg_6]](v2html-up.gif)
![[Up: Mir e_asim_all_reg_6]](v2html-up.gif)
![[Up: Mir eir_op3_mas_6]](v2html-up.gif)
![[Up: Mir w_op3_reg_6]](v2html-up.gif)
![[Up: Mir w_asim_reg_6]](v2html-up.gif)
module Mflipflop_6
(out, din, clock, enable_l) ;
output [5:0] out
;
input [5:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_5_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_5_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_5_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_5_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_5_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_5_5 (out[5], din[5], clock, enable_l);
endmodule
![[Up: rl_mcb_lgc lst_cyc]](v2html-up.gif)
![[Up: Mtrap_control de_trap_reg_7]](v2html-up.gif)
![[Up: Mtrap_control dw_trap_reg_7]](v2html-up.gif)
![[Up: Mtrap_control ew_trap_reg_7]](v2html-up.gif)
module Mflipflop_7
(out, din, clock, enable_l) ;
output [6:0] out
;
input [6:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_6_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_6_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_6_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_6_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_6_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_6_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_6_6 (out[6], din[6], clock, enable_l);
endmodule
![[Up: Mwim wim_master_8]](v2html-up.gif)
![[Up: rl_mmu_regs ioadr_reg_8]](v2html-up.gif)
![[Up: Mtbr tt_master_8]](v2html-up.gif)
![[Up: ME_FREGA_2_55 f1]](v2html-up.gif)
![[Up: ME_FREGA_2_55 f2]](v2html-up.gif)
![[Up: Mregfile r_rdpm_reg_8]](v2html-up.gif)
![[Up: Mregfile rs3_phys_reg_8]](v2html-up.gif)
![[Up: Mir lbrs3_d_xl_reg_8]](v2html-up.gif)
![[Up: Mir r_rdp_reg_8]](v2html-up.gif)
![[Up: GReg8 GReg_8_8]](v2html-up.gif)
module Mflipflop_8
(out, din, clock, enable_l) ;
output [7:0] out
;
input [7:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_7_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_7_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_7_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_7_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_7_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_7_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_7_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_7_7 (out[7], din[7], clock, enable_l);
endmodule
![[Up: rl_dc_cntl dva_r_reg]](v2html-up.gif)
![[Up: GReg9 GReg_9_9]](v2html-up.gif)
![[Up: Mpc fill_adr_hi_reg_9]](v2html-up.gif)
![[Up: Mpc_cntl dum_q1_iexc_reg_9]](v2html-up.gif)
module Mflipflop_9
(out, din, clock, enable_l) ;
output [8:0] out
;
input [8:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_8_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_8_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_8_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_8_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_8_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_8_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_8_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_8_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_8_8 (out[8], din[8], clock, enable_l);
endmodule
![[Up: rl_dc_cntl dmar_reg]](v2html-up.gif)
![[Up: GReg10 GReg_10_10]](v2html-up.gif)
![[Up: Mpc_cntl dum_toq_reg_10]](v2html-up.gif)
module Mflipflop_10
(out, din, clock, enable_l) ;
output [9:0] out
;
input [9:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_9_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_9_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_9_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_9_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_9_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_9_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_9_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_9_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_9_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_9_9 (out[9], din[9], clock, enable_l);
endmodule
![[Up: rl_ic_cntl imar_reg]](v2html-up.gif)
![[Up: GReg11 GReg_11_11]](v2html-up.gif)
![[Up: Mpc iva_f_reg_11]](v2html-up.gif)
![[Up: Mqueue ic_iexc_bu_11]](v2html-up.gif)
![[Up: Mqueue iexc4_reg_11]](v2html-up.gif)
![[Up: Mqueue iexc3_reg_11]](v2html-up.gif)
![[Up: Mqueue iexc2_reg_11]](v2html-up.gif)
![[Up: Mqueue iexc1_reg_11]](v2html-up.gif)
![[Up: Mqueue alt_iexc_reg_11]](v2html-up.gif)
module Mflipflop_11
(out, din, clock, enable_l) ;
output [10:0] out
;
input [10:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_10_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_10_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_10_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_10_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_10_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_10_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_10_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_10_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_10_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_10_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_10_10 (out[10], din[10], clock, enable_l);
endmodule
![[Up: GReg12 GReg_12_12]](v2html-up.gif)
![[Up: Mir d_iexc_reg_12]](v2html-up.gif)
![[Up: Mir e_iexc_reg_12]](v2html-up.gif)
module Mflipflop_12
(out, din, clock, enable_l) ;
output [11:0] out
;
input [11:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_11_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_11_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_11_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_11_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_11_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_11_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_11_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_11_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_11_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_11_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_11_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_11_11 (out[11], din[11], clock, enable_l);
endmodule
module Mflipflop_13
(out, din, clock, enable_l) ;
output [12:0] out
;
input [12:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_12_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_12_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_12_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_12_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_12_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_12_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_12_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_12_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_12_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_12_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_12_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_12_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_12_12 (out[12], din[12], clock, enable_l);
endmodule
module Mflipflop_14
(out, din, clock, enable_l) ;
output [13:0] out
;
input [13:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_13_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_13_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_13_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_13_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_13_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_13_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_13_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_13_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_13_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_13_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_13_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_13_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_13_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_13_13 (out[13], din[13], clock, enable_l);
endmodule
module Mflipflop_15
(out, din, clock, enable_l) ;
output [14:0] out
;
input [14:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_14_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_14_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_14_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_14_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_14_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_14_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_14_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_14_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_14_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_14_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_14_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_14_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_14_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_14_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_14_14 (out[14], din[14], clock, enable_l);
endmodule
module Mflipflop_16
(out, din, clock, enable_l) ;
output [15:0] out
;
input [15:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_15_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_15_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_15_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_15_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_15_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_15_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_15_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_15_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_15_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_15_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_15_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_15_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_15_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_15_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_15_14 (out[14], din[14], clock, enable_l);
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endmodule
module Mflipflop_17
(out, din, clock, enable_l) ;
output [16:0] out
;
input [16:0] din
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;
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;
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endmodule
module Mflipflop_18
(out, din, clock, enable_l) ;
output [17:0] out
;
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endmodule
module Mflipflop_19
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endmodule
module Mflipflop_20
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endmodule
module Mflipflop_21
(out, din, clock, enable_l) ;
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endmodule
module Mflipflop_22
(out, din, clock, enable_l) ;
output [21:0] out
;
input [21:0] din
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input clock
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input enable_l
;
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endmodule
module Mflipflop_23
(out, din, clock, enable_l) ;
output [22:0] out
;
input [22:0] din
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;
input enable_l
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endmodule
module Mflipflop_24
(out, din, clock, enable_l) ;
output [23:0] out
;
input [23:0] din
;
input clock
;
input enable_l
;
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endmodule
module Mflipflop_25
(out, din, clock, enable_l) ;
output [24:0] out
;
input [24:0] din
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input clock
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input enable_l
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endmodule
module Mflipflop_26
(out, din, clock, enable_l) ;
output [25:0] out
;
input [25:0] din
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input clock
;
input enable_l
;
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endmodule
module Mflipflop_27
(out, din, clock, enable_l) ;
output [26:0] out
;
input [26:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_26_0 (out[0], din[0], clock, enable_l);
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Mflipflop Mflipflop_26_3 (out[3], din[3], clock, enable_l);
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Mflipflop Mflipflop_26_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_26_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_26_7 (out[7], din[7], clock, enable_l);
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endmodule
module Mflipflop_28
(out, din, clock, enable_l) ;
output [27:0] out
;
input [27:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_27_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_27_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_27_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_27_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_27_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_27_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_27_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_27_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_27_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_27_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_27_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_27_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_27_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_27_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_27_14 (out[14], din[14], clock, enable_l);
Mflipflop Mflipflop_27_15 (out[15], din[15], clock, enable_l);
Mflipflop Mflipflop_27_16 (out[16], din[16], clock, enable_l);
Mflipflop Mflipflop_27_17 (out[17], din[17], clock, enable_l);
Mflipflop Mflipflop_27_18 (out[18], din[18], clock, enable_l);
Mflipflop Mflipflop_27_19 (out[19], din[19], clock, enable_l);
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Mflipflop Mflipflop_27_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_27_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_27_27 (out[27], din[27], clock, enable_l);
endmodule
module Mflipflop_29
(out, din, clock, enable_l) ;
output [28:0] out
;
input [28:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_28_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_28_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_28_2 (out[2], din[2], clock, enable_l);
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Mflipflop Mflipflop_28_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_28_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_28_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_28_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_28_9 (out[9], din[9], clock, enable_l);
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Mflipflop Mflipflop_28_15 (out[15], din[15], clock, enable_l);
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Mflipflop Mflipflop_28_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_28_21 (out[21], din[21], clock, enable_l);
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Mflipflop Mflipflop_28_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_28_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_28_28 (out[28], din[28], clock, enable_l);
endmodule
![[Up: Mpc car_register_30]](v2html-up.gif)
![[Up: Mpc last_gen_reg_30]](v2html-up.gif)
![[Up: Mpc ll_gen_reg_30]](v2html-up.gif)
![[Up: Mpc lta_reg_30]](v2html-up.gif)
![[Up: Mpc p_fpc_reg_30]](v2html-up.gif)
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![[Up: Mqueue q4_t_reg_30]](v2html-up.gif)
![[Up: Mqueue q3_t_reg_30]](v2html-up.gif)
![[Up: Mqueue q2_t_reg_30]](v2html-up.gif)
![[Up: Mqueue q1_t_reg_30]](v2html-up.gif)
![[Up: Mqueue dummy_dpc_reg_30]](v2html-up.gif)
![[Up: Mqueue p_fold_aa_reg_30]](v2html-up.gif)
module Mflipflop_30
(out, din, clock, enable_l) ;
output [29:0] out
;
input [29:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_29_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_29_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_29_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_29_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_29_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_29_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_29_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_29_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_29_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_29_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_29_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_29_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_29_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_29_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_29_14 (out[14], din[14], clock, enable_l);
Mflipflop Mflipflop_29_15 (out[15], din[15], clock, enable_l);
Mflipflop Mflipflop_29_16 (out[16], din[16], clock, enable_l);
Mflipflop Mflipflop_29_17 (out[17], din[17], clock, enable_l);
Mflipflop Mflipflop_29_18 (out[18], din[18], clock, enable_l);
Mflipflop Mflipflop_29_19 (out[19], din[19], clock, enable_l);
Mflipflop Mflipflop_29_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_29_21 (out[21], din[21], clock, enable_l);
Mflipflop Mflipflop_29_22 (out[22], din[22], clock, enable_l);
Mflipflop Mflipflop_29_23 (out[23], din[23], clock, enable_l);
Mflipflop Mflipflop_29_24 (out[24], din[24], clock, enable_l);
Mflipflop Mflipflop_29_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_29_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_29_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_29_28 (out[28], din[28], clock, enable_l);
Mflipflop Mflipflop_29_29 (out[29], din[29], clock, enable_l);
endmodule
module Mflipflop_31
(out, din, clock, enable_l) ;
output [30:0] out
;
input [30:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_30_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_30_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_30_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_30_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_30_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_30_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_30_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_30_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_30_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_30_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_30_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_30_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_30_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_30_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_30_14 (out[14], din[14], clock, enable_l);
Mflipflop Mflipflop_30_15 (out[15], din[15], clock, enable_l);
Mflipflop Mflipflop_30_16 (out[16], din[16], clock, enable_l);
Mflipflop Mflipflop_30_17 (out[17], din[17], clock, enable_l);
Mflipflop Mflipflop_30_18 (out[18], din[18], clock, enable_l);
Mflipflop Mflipflop_30_19 (out[19], din[19], clock, enable_l);
Mflipflop Mflipflop_30_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_30_21 (out[21], din[21], clock, enable_l);
Mflipflop Mflipflop_30_22 (out[22], din[22], clock, enable_l);
Mflipflop Mflipflop_30_23 (out[23], din[23], clock, enable_l);
Mflipflop Mflipflop_30_24 (out[24], din[24], clock, enable_l);
Mflipflop Mflipflop_30_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_30_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_30_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_30_28 (out[28], din[28], clock, enable_l);
Mflipflop Mflipflop_30_29 (out[29], din[29], clock, enable_l);
Mflipflop Mflipflop_30_30 (out[30], din[30], clock, enable_l);
endmodule
![[Up: writebuffer write_buffer_0_lo]](v2html-up.gif)
![[Up: writebuffer write_buffer_0_hi]](v2html-up.gif)
![[Up: mc_dcache di_regh]](v2html-up.gif)
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![[Up: My ymaster_32]](v2html-up.gif)
![[Up: rl_dc_cntl dva_reg]](v2html-up.gif)
![[Up: mc_icache di_regh]](v2html-up.gif)
![[Up: mc_icache di_regl]](v2html-up.gif)
![[Up: ME_FREGA_2_32 f0]](v2html-up.gif)
![[Up: ME_FREGA_2_55 f0]](v2html-up.gif)
![[Up: Mregfile rfwrdata_reg_32]](v2html-up.gif)
![[Up: Mexec alu_s1_reg_32]](v2html-up.gif)
![[Up: Mexec alu_s2_reg_32]](v2html-up.gif)
![[Up: Mexec result_master_32]](v2html-up.gif)
![[Up: GReg32 GReg_32_32]](v2html-up.gif)
![[Up: Mir dir_reg_32]](v2html-up.gif)
![[Up: herbulator iu_odd_reg]](v2html-up.gif)
![[Up: Mqueue ic_even_bu_reg_32]](v2html-up.gif)
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![[Up: Mqueue q4_reg_32]](v2html-up.gif)
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![[Up: Mqueue q2_reg_32]](v2html-up.gif)
![[Up: Mqueue q1_reg_32]](v2html-up.gif)
![[Up: Mqueue dummy_dir_reg_32]](v2html-up.gif)
![[Up: Mqueue alt_reg_32]](v2html-up.gif)
module Mflipflop_32
(out, din, clock, enable_l) ;
output [31:0] out
;
input [31:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_31_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_31_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_31_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_31_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_31_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_31_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_31_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_31_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_31_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_31_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_31_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_31_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_31_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_31_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_31_14 (out[14], din[14], clock, enable_l);
Mflipflop Mflipflop_31_15 (out[15], din[15], clock, enable_l);
Mflipflop Mflipflop_31_16 (out[16], din[16], clock, enable_l);
Mflipflop Mflipflop_31_17 (out[17], din[17], clock, enable_l);
Mflipflop Mflipflop_31_18 (out[18], din[18], clock, enable_l);
Mflipflop Mflipflop_31_19 (out[19], din[19], clock, enable_l);
Mflipflop Mflipflop_31_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_31_21 (out[21], din[21], clock, enable_l);
Mflipflop Mflipflop_31_22 (out[22], din[22], clock, enable_l);
Mflipflop Mflipflop_31_23 (out[23], din[23], clock, enable_l);
Mflipflop Mflipflop_31_24 (out[24], din[24], clock, enable_l);
Mflipflop Mflipflop_31_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_31_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_31_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_31_28 (out[28], din[28], clock, enable_l);
Mflipflop Mflipflop_31_29 (out[29], din[29], clock, enable_l);
Mflipflop Mflipflop_31_30 (out[30], din[30], clock, enable_l);
Mflipflop Mflipflop_31_31 (out[31], din[31], clock, enable_l);
endmodule
module Mflipflop_33
(out, din, clock, enable_l) ;
output [32:0] out
;
input [32:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_32_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_32_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_32_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_32_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_32_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_32_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_32_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_32_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_32_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_32_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_32_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_32_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_32_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_32_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_32_14 (out[14], din[14], clock, enable_l);
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Mflipflop Mflipflop_32_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_32_21 (out[21], din[21], clock, enable_l);
Mflipflop Mflipflop_32_22 (out[22], din[22], clock, enable_l);
Mflipflop Mflipflop_32_23 (out[23], din[23], clock, enable_l);
Mflipflop Mflipflop_32_24 (out[24], din[24], clock, enable_l);
Mflipflop Mflipflop_32_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_32_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_32_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_32_28 (out[28], din[28], clock, enable_l);
Mflipflop Mflipflop_32_29 (out[29], din[29], clock, enable_l);
Mflipflop Mflipflop_32_30 (out[30], din[30], clock, enable_l);
Mflipflop Mflipflop_32_31 (out[31], din[31], clock, enable_l);
Mflipflop Mflipflop_32_32 (out[32], din[32], clock, enable_l);
endmodule
module Mflipflop_34
(out, din, clock, enable_l) ;
output [33:0] out
;
input [33:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_33_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_33_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_33_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_33_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_33_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_33_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_33_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_33_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_33_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_33_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_33_10 (out[10], din[10], clock, enable_l);
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Mflipflop Mflipflop_33_15 (out[15], din[15], clock, enable_l);
Mflipflop Mflipflop_33_16 (out[16], din[16], clock, enable_l);
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Mflipflop Mflipflop_33_19 (out[19], din[19], clock, enable_l);
Mflipflop Mflipflop_33_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_33_21 (out[21], din[21], clock, enable_l);
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Mflipflop Mflipflop_33_24 (out[24], din[24], clock, enable_l);
Mflipflop Mflipflop_33_25 (out[25], din[25], clock, enable_l);
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Mflipflop Mflipflop_33_27 (out[27], din[27], clock, enable_l);
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Mflipflop Mflipflop_33_29 (out[29], din[29], clock, enable_l);
Mflipflop Mflipflop_33_30 (out[30], din[30], clock, enable_l);
Mflipflop Mflipflop_33_31 (out[31], din[31], clock, enable_l);
Mflipflop Mflipflop_33_32 (out[32], din[32], clock, enable_l);
Mflipflop Mflipflop_33_33 (out[33], din[33], clock, enable_l);
endmodule
module Mflipflop_35
(out, din, clock, enable_l) ;
output [34:0] out
;
input [34:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_34_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_34_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_34_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_34_3 (out[3], din[3], clock, enable_l);
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Created: | Thu Aug 19 11:58:00 1999 |
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