|
Company
Name
|
Product
Name
|
Ver.
|
Function
|
3k/4k
|
7k/9k
|
Platform
|
|
PC
|
WS
|
| Accolade |
PeakVHDL |
3.2
|
Simulation |
Ö
|
-
|
Ö
|
-
|
| ACEO |
Asyn |
5.0
|
Synthesis |
Ö
|
-
|
Ö
|
Ö
|
| Acugen |
Sharpeye |
2.63
|
Testability Analysis |
Ö
|
7k
|
Ö
|
Ö
|
| |
ATGEN |
2.63
|
Automatic Test Generation |
Ö
|
7k
|
Ö
|
Ö
|
| |
AAFSIM |
2.63
|
Fault Simulation |
Ö
|
7k
|
Ö
|
Ö
|
| |
PROGBSDL |
2.63
|
BSDL Customization |
Ö
|
7k
|
Ö
|
Ö
|
| |
TESTBSDL |
2.63
|
Boundary Scan ATG |
Ö
|
7k
|
Ö
|
Ö
|
| Aldec |
Active-CAD |
2.2
|
Schematic Entry, State Machine & HDL
Editor, FPGA Synthesis, and Simulation |
Ö
|
Ö
|
Ö
|
-
|
| ALPS LSI |
Edway Design Systems |
-
|
Synthesis/Simlulation |
Ö
|
Ö
|
Ö
|
-
|
| Aptix |
System Explorer |
3.1
|
System Emulation |
Ö
|
Ö
|
-
|
Ö
|
| |
ASIC Explorer |
2.3
|
ASIC Emulation |
4K
|
-
|
-
|
-
|
| Aster Ingenierie
S.A. |
XILLAS |
4.2
|
LASAR model generation |
Ö
|
7k
|
Ö
|
Ö
|
| Auspy Development
Company |
APS |
1.2.3
|
Multi-FPGA Partitioning |
Ö
|
-
|
Ö
|
Ö
|
| Cadence |
Verilog - XL |
IC4.42
|
Simulation |
Ö
|
Ö
|
-
|
Ö
|
| |
Concept |
97A
|
Schematic Entry |
Ö
|
Ö
|
-
|
Ö
|
| |
Leapfrog |
IC4.42
|
Synthesis/Simulation |
Ö
|
Ö
|
-
|
Ö
|
| Capilano Computing |
Design Works |
3.1
|
Schematic Entry/Sim |
Ö
|
-
|
Ö
|
-
|
| Chronology Corporation |
TimingDesigner |
3.0
|
Timing Specification and Analysis |
Ö
|
Ö
|
Ö
|
Ö
|
| |
QuickBench |
1.0
|
Visual Test Bench Generator |
Ö
|
Ö
|
Ö
|
Ö
|
| CINA |
SmartViewer |
1.0e
|
Schematic Generator |
Ö
|
7k
|
Ö
|
-
|
| Epsilon |
Logic Compressor |
-
|
Synthesis |
Ö
|
-
|
Ö
|
-
|
