Return to the Products Page
  homesearchagentssupportask xilinxmap

Xilinx Alliance Program

EDA Product Table 3, P-Z

Company
Name 
Product
Name 
Ver. 
Function 
3k/4k 
7k/9k 
Platform
PC
WS
Protel Technology  Advanced Schematic 
3.2 
Schematic Entry 
Ö
7k 
Ö 
  Advanced PLD
PLD/FPGA Design & Simulation
Ö
7k 
Ö 
Quad Design  Motive 
4.3 
Timing Analysis 
Ö
Ö 
Ö 
SimuCad Silos III
96.1 
Schematic Entry & Simulation
Ö
Ö 
Sophia Sys & Tech  Vanguard 
5.31 
Schematic Entry 
Ö
Ö
Ö 
Ö 
Summit Design  Visual HDL 
3.0 
Graphical Design Entry/Simulation/Debug 
Ö
Ö 
Ö 
Ö 
SynaptiCAD WaveFormer Pro
-
Verification
-
-
Ö
Ö
TestBencher Pro
-
Verification
-
-
Ö
Ö
Synario Design Automation  ABEL 
6.3 
Synthesis, Simulation 
-
Ö 
Ö 
  Synario
3.0 
Schematic Entry, Synthesis & Simulation 
Ö
Ö
Ö
Synopsys  FPGA Express
2.0 
Synthesis 
Ö
TBD 
Ö 
  FPGA Compiler 
3.4b+ 
Synthesis
Ö
Ö 
Ö 
  Design Compiler 
3.4b+ 
Synthesis
Ö
Ö 
Ö 
  VSS
3.4b+ 
Simulation
Ö
Ö 
Ö 
Synplicity  Synplify-Lite
3.0b 
Synthesis 
Ö
Ö 
Ö
Ö 
  Synplify
3.0b 
Synthesis
Ö
Ö 
Ö 
Ö 
  HDL Analyst 3.0b Schematic Viewer
Ö
Ö
Ö
Ö 
VEDA Design  Vulcan 
4.5 
Simulation 
Ö
Ö 
VeriBest  VeriBest VHDL
97.1A 
Simulation
Ö
9k 
Ö
  VeriBest Verilog
97.1A 
Simulation
Ö
9k 
Ö 
  VeriBest GHDL
97.1A 
Graphical HDL
Ö
9k 
Ö 
  VeriBest DesignView
97.1A 
Design Management
Ö
9k 
Ö 
  VeriBest FPGA Synthesis
97.1A 
Synthesis
Ö
9k 
Ö 
  VeriBest HDLW
97.1A 
Textual HDL
Ö
9k 
Ö 
  VeriBest WaveBench
97.1A
Stimulus HDL
Ö
9k 
Ö 
  VeriBest Design Capture
97.1A 
Schematic Entry 
Ö
9k
Ö 
Visual Software Solutions  Statecad 
3.0 
Graphical Design Entry/Simulation/Debug 
Ö
Ö
Ö 
Ö 
VIEWlogic  WorkView Office 
7.4
Schem/Sim/Synth 
Ö
Ö 
Ö
  PowerView
6.1 
Schem/Sim/Synth/Timing Anal
Ö
Ö 
Ö 
Zuken Tsutsuji 
Synthesis/Simulation 
Ö
Ö 
Zycad Paradigm RP 
Rapid Prototyping 
Ö
Ö 
  Paradigm XP
Gate-level Sim
Ö
Ö 
 Previous table (Table 2, E-O)
 

© 1998 Xilinx, Inc. All rights reserved
Trademarks and Patents