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endmodule
module Mflipflop_rh_9
(out, din, enable_l, reset_l, clock) ;
output [8:0] out ;
input [8:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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module Mflipflop_rh_10 (out, din, enable_l, reset_l, clock) ;
output [9:0] out ;
input [9:0] din ;
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input reset_l ;
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module Mflipflop_rh_11 (out, din, enable_l, reset_l, clock) ;
output [10:0] out ;
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module Mflipflop_rh_12 (out, din, enable_l, reset_l, clock) ;
output [11:0] out ;
input [11:0] din ;
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module Mflipflop_rh_13 (out, din, enable_l, reset_l, clock) ;
output [12:0] out ;
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module Mflipflop_rh_14 (out, din, enable_l, reset_l, clock) ;
output [13:0] out ;
input [13:0] din ;
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module Mflipflop_rh_15 (out, din, enable_l, reset_l, clock) ;
output [14:0] out ;
input [14:0] din ;
input enable_l ;
input reset_l ;
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endmodule
module Mflipflop_rh_16 (out, din, enable_l, reset_l, clock) ;
output [15:0] out ;
input [15:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_rh_17 (out, din, enable_l, reset_l, clock) ;
output [16:0] out ;
input [16:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_rh_18 (out, din, enable_l, reset_l, clock) ;
output [17:0] out ;
input [17:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_rh_19 (out, din, enable_l, reset_l, clock) ;
output [18:0] out ;
input [18:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_rh_20 (out, din, enable_l, reset_l, clock) ;
output [19:0] out ;
input [19:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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Mflipflop_rh Mflipflop_rh_19_8 (out[8], din[8], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_19_9 (out[9], din[9], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_19_17 (out[17], din[17], enable_l, reset_l, clock);
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endmodule
module Mflipflop_rh_21 (out, din, enable_l, reset_l, clock) ;
output [20:0] out ;
input [20:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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module Mflipflop_rh_26 (out, din, enable_l, reset_l, clock) ;
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module Mflipflop_rh_27 (out, din, enable_l, reset_l, clock) ;
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module Mflipflop_rh_28 (out, din, enable_l, reset_l, clock) ;
output [27:0] out ;
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input reset_l ;
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module Mflipflop_rh_29 (out, din, enable_l, reset_l, clock) ;
output [28:0] out ;
input [28:0] din ;
input enable_l ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_rh_30 (out, din, enable_l, reset_l, clock) ;
output [29:0] out ;
input [29:0] din ;
input enable_l ;
input reset_l ;
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endmodule
module Mflipflop_rh_31 (out, din, enable_l, reset_l, clock) ;
output [30:0] out ;
input [30:0] din ;
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endmodule
![[Up: Mdcc_bp fis_reg]](v2html-up.gif)
module Mflipflop_rh_32 (out, din, enable_l, reset_l, clock) ;
output [31:0] out ;
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endmodule
module Mflipflop_sr_1 (out, din, scanen, sin, reset_l, clock) ;
output out ;
input din ;
input scanen ;
input sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_2 (out, din, scanen, sin, reset_l, clock) ;
output [1:0] out ;
input [1:0] din ;
input scanen ;
input [1:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_3 (out, din, scanen, sin, reset_l, clock) ;
output [2:0] out ;
input [2:0] din ;
input scanen ;
input [2:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_4 (out, din, scanen, sin, reset_l, clock) ;
output [3:0] out ;
input [3:0] din ;
input scanen ;
input [3:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_5 (out, din, scanen, sin, reset_l, clock) ;
output [4:0] out ;
input [4:0] din ;
input scanen ;
input [4:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_6 (out, din, scanen, sin, reset_l, clock) ;
output [5:0] out ;
input [5:0] din ;
input scanen ;
input [5:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_7 (out, din, scanen, sin, reset_l, clock) ;
output [6:0] out ;
input [6:0] din ;
input scanen ;
input [6:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_8 (out, din, scanen, sin, reset_l, clock) ;
output [7:0] out ;
input [7:0] din ;
input scanen ;
input [7:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_9 (out, din, scanen, sin, reset_l, clock) ;
output [8:0] out ;
input [8:0] din ;
input scanen ;
input [8:0] sin ;
input reset_l ;
input clock ;
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endmodule
module Mflipflop_sr_10 (out, din, scanen, sin, reset_l, clock) ;
output [9:0] out ;
input [9:0] din ;
input scanen ;
input [9:0] sin ;
input reset_l ;
input clock ;
Mflipflop_sr Mflipflop_sr_9_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
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endmodule
module Mflipflop_sr_11 (out, din, scanen, sin, reset_l, clock) ;
output [10:0] out ;
input [10:0] din ;
input scanen ;
input [10:0] sin ;
input reset_l ;
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Mflipflop_sr Mflipflop_sr_10_10 (out[10], din[10], scanen, sin[10], reset_l, clock);
endmodule
module Mflipflop_sr_12 (out, din, scanen, sin, reset_l, clock) ;
output [11:0] out ;
input [11:0] din ;
input scanen ;
input [11:0] sin ;
input reset_l ;
input clock ;
Mflipflop_sr Mflipflop_sr_11_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_5 (out[5], din[5], scanen, sin[5], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_6 (out[6], din[6], scanen, sin[6], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_7 (out[7], din[7], scanen, sin[7], reset_l, clock);
Mflipflop_sr Mflipflop_sr_11_8 (out[8], din[8], scanen, sin[8], reset_l, clock);
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module Mflipflop_sr_13 (out, din, scanen, sin, reset_l, clock) ;
output [12:0] out ;
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module Mflipflop_sr_14 (out, din, scanen, sin, reset_l, clock) ;
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Created: | Thu Aug 19 11:58:49 1999 |
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