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endmodule
module Mflipflop_rh_9
(out, din, enable_l, reset_l, clock) ;
output [8:0] out
;
input [8:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_10
(out, din, enable_l, reset_l, clock) ;
output [9:0] out
;
input [9:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_11
(out, din, enable_l, reset_l, clock) ;
output [10:0] out
;
input [10:0] din
;
input enable_l
;
input reset_l
;
input clock
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endmodule
module Mflipflop_rh_12
(out, din, enable_l, reset_l, clock) ;
output [11:0] out
;
input [11:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_13
(out, din, enable_l, reset_l, clock) ;
output [12:0] out
;
input [12:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_14
(out, din, enable_l, reset_l, clock) ;
output [13:0] out
;
input [13:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_15
(out, din, enable_l, reset_l, clock) ;
output [14:0] out
;
input [14:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_16
(out, din, enable_l, reset_l, clock) ;
output [15:0] out
;
input [15:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_17
(out, din, enable_l, reset_l, clock) ;
output [16:0] out
;
input [16:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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Mflipflop_rh Mflipflop_rh_16_16 (out[16], din[16], enable_l, reset_l, clock);
endmodule
module Mflipflop_rh_18
(out, din, enable_l, reset_l, clock) ;
output [17:0] out
;
input [17:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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Mflipflop_rh Mflipflop_rh_17_17 (out[17], din[17], enable_l, reset_l, clock);
endmodule
module Mflipflop_rh_19
(out, din, enable_l, reset_l, clock) ;
output [18:0] out
;
input [18:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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Mflipflop_rh Mflipflop_rh_18_8 (out[8], din[8], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_18_17 (out[17], din[17], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_18_18 (out[18], din[18], enable_l, reset_l, clock);
endmodule
module Mflipflop_rh_20
(out, din, enable_l, reset_l, clock) ;
output [19:0] out
;
input [19:0] din
;
input enable_l
;
input reset_l
;
input clock
;
Mflipflop_rh Mflipflop_rh_19_0 (out[0], din[0], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_19_1 (out[1], din[1], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_19_4 (out[4], din[4], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_19_5 (out[5], din[5], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_19_7 (out[7], din[7], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_19_8 (out[8], din[8], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_19_9 (out[9], din[9], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_19_10 (out[10], din[10], enable_l, reset_l, clock);
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endmodule
module Mflipflop_rh_21
(out, din, enable_l, reset_l, clock) ;
output [20:0] out
;
input [20:0] din
;
input enable_l
;
input reset_l
;
input clock
;
Mflipflop_rh Mflipflop_rh_20_0 (out[0], din[0], enable_l, reset_l, clock);
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endmodule
module Mflipflop_rh_22
(out, din, enable_l, reset_l, clock) ;
output [21:0] out
;
input [21:0] din
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input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_23
(out, din, enable_l, reset_l, clock) ;
output [22:0] out
;
input [22:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_24
(out, din, enable_l, reset_l, clock) ;
output [23:0] out
;
input [23:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_25
(out, din, enable_l, reset_l, clock) ;
output [24:0] out
;
input [24:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_26
(out, din, enable_l, reset_l, clock) ;
output [25:0] out
;
input [25:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_27
(out, din, enable_l, reset_l, clock) ;
output [26:0] out
;
input [26:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_rh_28
(out, din, enable_l, reset_l, clock) ;
output [27:0] out
;
input [27:0] din
;
input enable_l
;
input reset_l
;
input clock
;
Mflipflop_rh Mflipflop_rh_27_0 (out[0], din[0], enable_l, reset_l, clock);
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endmodule
module Mflipflop_rh_29
(out, din, enable_l, reset_l, clock) ;
output [28:0] out
;
input [28:0] din
;
input enable_l
;
input reset_l
;
input clock
;
Mflipflop_rh Mflipflop_rh_28_0 (out[0], din[0], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_28_12 (out[12], din[12], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_28_13 (out[13], din[13], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_28_14 (out[14], din[14], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_28_16 (out[16], din[16], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_28_28 (out[28], din[28], enable_l, reset_l, clock);
endmodule
module Mflipflop_rh_30
(out, din, enable_l, reset_l, clock) ;
output [29:0] out
;
input [29:0] din
;
input enable_l
;
input reset_l
;
input clock
;
Mflipflop_rh Mflipflop_rh_29_0 (out[0], din[0], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_29_29 (out[29], din[29], enable_l, reset_l, clock);
endmodule
module Mflipflop_rh_31
(out, din, enable_l, reset_l, clock) ;
output [30:0] out
;
input [30:0] din
;
input enable_l
;
input reset_l
;
input clock
;
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Mflipflop_rh Mflipflop_rh_30_26 (out[26], din[26], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_30_28 (out[28], din[28], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_30_29 (out[29], din[29], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_30_30 (out[30], din[30], enable_l, reset_l, clock);
endmodule
![[Up: Mdcc_bp fis_reg]](v2html-up.gif)
module Mflipflop_rh_32
(out, din, enable_l, reset_l, clock) ;
output [31:0] out
;
input [31:0] din
;
input enable_l
;
input reset_l
;
input clock
;
Mflipflop_rh Mflipflop_rh_31_0 (out[0], din[0], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_31_1 (out[1], din[1], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_31_8 (out[8], din[8], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_31_10 (out[10], din[10], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_31_14 (out[14], din[14], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_31_16 (out[16], din[16], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_31_17 (out[17], din[17], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_31_22 (out[22], din[22], enable_l, reset_l, clock);
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Mflipflop_rh Mflipflop_rh_31_30 (out[30], din[30], enable_l, reset_l, clock);
Mflipflop_rh Mflipflop_rh_31_31 (out[31], din[31], enable_l, reset_l, clock);
endmodule
module Mflipflop_sr_1
(out, din, scanen, sin, reset_l, clock) ;
output out
;
input din
;
input scanen
;
input sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_0_32 (out, din, scanen, sin, reset_l, clock);
endmodule
module Mflipflop_sr_2
(out, din, scanen, sin, reset_l, clock) ;
output [1:0] out
;
input [1:0] din
;
input scanen
;
input [1:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_1_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_1_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
endmodule
module Mflipflop_sr_3
(out, din, scanen, sin, reset_l, clock) ;
output [2:0] out
;
input [2:0] din
;
input scanen
;
input [2:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_2_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_2_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_2_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
endmodule
module Mflipflop_sr_4
(out, din, scanen, sin, reset_l, clock) ;
output [3:0] out
;
input [3:0] din
;
input scanen
;
input [3:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_3_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_3_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_3_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_3_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
endmodule
module Mflipflop_sr_5
(out, din, scanen, sin, reset_l, clock) ;
output [4:0] out
;
input [4:0] din
;
input scanen
;
input [4:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_4_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_4_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_4_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_4_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_4_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
endmodule
module Mflipflop_sr_6
(out, din, scanen, sin, reset_l, clock) ;
output [5:0] out
;
input [5:0] din
;
input scanen
;
input [5:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_5_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_5_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_5_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_5_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_5_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
Mflipflop_sr Mflipflop_sr_5_5 (out[5], din[5], scanen, sin[5], reset_l, clock);
endmodule
module Mflipflop_sr_7
(out, din, scanen, sin, reset_l, clock) ;
output [6:0] out
;
input [6:0] din
;
input scanen
;
input [6:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_6_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_6_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_6_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_6_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_6_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
Mflipflop_sr Mflipflop_sr_6_5 (out[5], din[5], scanen, sin[5], reset_l, clock);
Mflipflop_sr Mflipflop_sr_6_6 (out[6], din[6], scanen, sin[6], reset_l, clock);
endmodule
module Mflipflop_sr_8
(out, din, scanen, sin, reset_l, clock) ;
output [7:0] out
;
input [7:0] din
;
input scanen
;
input [7:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_7_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_7_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_7_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_7_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_7_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
Mflipflop_sr Mflipflop_sr_7_5 (out[5], din[5], scanen, sin[5], reset_l, clock);
Mflipflop_sr Mflipflop_sr_7_6 (out[6], din[6], scanen, sin[6], reset_l, clock);
Mflipflop_sr Mflipflop_sr_7_7 (out[7], din[7], scanen, sin[7], reset_l, clock);
endmodule
module Mflipflop_sr_9
(out, din, scanen, sin, reset_l, clock) ;
output [8:0] out
;
input [8:0] din
;
input scanen
;
input [8:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_8_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_5 (out[5], din[5], scanen, sin[5], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_6 (out[6], din[6], scanen, sin[6], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_7 (out[7], din[7], scanen, sin[7], reset_l, clock);
Mflipflop_sr Mflipflop_sr_8_8 (out[8], din[8], scanen, sin[8], reset_l, clock);
endmodule
module Mflipflop_sr_10
(out, din, scanen, sin, reset_l, clock) ;
output [9:0] out
;
input [9:0] din
;
input scanen
;
input [9:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_9_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_5 (out[5], din[5], scanen, sin[5], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_6 (out[6], din[6], scanen, sin[6], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_7 (out[7], din[7], scanen, sin[7], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_8 (out[8], din[8], scanen, sin[8], reset_l, clock);
Mflipflop_sr Mflipflop_sr_9_9 (out[9], din[9], scanen, sin[9], reset_l, clock);
endmodule
module Mflipflop_sr_11
(out, din, scanen, sin, reset_l, clock) ;
output [10:0] out
;
input [10:0] din
;
input scanen
;
input [10:0] sin
;
input reset_l
;
input clock
;
Mflipflop_sr Mflipflop_sr_10_0 (out[0], din[0], scanen, sin[0], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_1 (out[1], din[1], scanen, sin[1], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_2 (out[2], din[2], scanen, sin[2], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_3 (out[3], din[3], scanen, sin[3], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_4 (out[4], din[4], scanen, sin[4], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_5 (out[5], din[5], scanen, sin[5], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_6 (out[6], din[6], scanen, sin[6], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_7 (out[7], din[7], scanen, sin[7], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_8 (out[8], din[8], scanen, sin[8], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_9 (out[9], din[9], scanen, sin[9], reset_l, clock);
Mflipflop_sr Mflipflop_sr_10_10 (out[10], din[10], scanen, sin[10], reset_l, clock);
endmodule
module Mflipflop_sr_12
(out, din, scanen, sin, reset_l, clock) ;
output [11:0] out
;
input [11:0] din
;
input scanen
;
input [11:0] sin
;
input reset_l
;
input clock
;
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endmodule
module Mflipflop_sr_13
(out, din, scanen, sin, reset_l, clock) ;
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;
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;
input clock
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endmodule
module Mflipflop_sr_14
(out, din, scanen, sin, reset_l, clock) ;
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Created: | Thu Aug 19 11:58:49 1999 |
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