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endmodule
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module Mflipflop_42
(out, din, clock, enable_l) ;
output [41:0] out
;
input [41:0] din
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input clock
;
input enable_l
;
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endmodule
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module Mflipflop_45
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endmodule
module Mflipflop_46
(out, din, clock, enable_l) ;
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;
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endmodule
module Mflipflop_47
(out, din, clock, enable_l) ;
output [46:0] out
;
input [46:0] din
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input enable_l
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endmodule
module Mflipflop_48
(out, din, clock, enable_l) ;
output [47:0] out
;
input [47:0] din
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input clock
;
input enable_l
;
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Mflipflop Mflipflop_47_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_47_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_47_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_47_28 (out[28], din[28], clock, enable_l);
Mflipflop Mflipflop_47_29 (out[29], din[29], clock, enable_l);
Mflipflop Mflipflop_47_30 (out[30], din[30], clock, enable_l);
Mflipflop Mflipflop_47_31 (out[31], din[31], clock, enable_l);
Mflipflop Mflipflop_47_32 (out[32], din[32], clock, enable_l);
Mflipflop Mflipflop_47_33 (out[33], din[33], clock, enable_l);
Mflipflop Mflipflop_47_34 (out[34], din[34], clock, enable_l);
Mflipflop Mflipflop_47_35 (out[35], din[35], clock, enable_l);
Mflipflop Mflipflop_47_36 (out[36], din[36], clock, enable_l);
Mflipflop Mflipflop_47_37 (out[37], din[37], clock, enable_l);
Mflipflop Mflipflop_47_38 (out[38], din[38], clock, enable_l);
Mflipflop Mflipflop_47_39 (out[39], din[39], clock, enable_l);
Mflipflop Mflipflop_47_40 (out[40], din[40], clock, enable_l);
Mflipflop Mflipflop_47_41 (out[41], din[41], clock, enable_l);
Mflipflop Mflipflop_47_42 (out[42], din[42], clock, enable_l);
Mflipflop Mflipflop_47_43 (out[43], din[43], clock, enable_l);
Mflipflop Mflipflop_47_44 (out[44], din[44], clock, enable_l);
Mflipflop Mflipflop_47_45 (out[45], din[45], clock, enable_l);
Mflipflop Mflipflop_47_46 (out[46], din[46], clock, enable_l);
Mflipflop Mflipflop_47_47 (out[47], din[47], clock, enable_l);
endmodule
module Mflipflop_49
(out, din, clock, enable_l) ;
output [48:0] out
;
input [48:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_48_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_48_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_48_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_48_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_48_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_48_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_48_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_48_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_48_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_48_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_48_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_48_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_48_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_48_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_48_14 (out[14], din[14], clock, enable_l);
Mflipflop Mflipflop_48_15 (out[15], din[15], clock, enable_l);
Mflipflop Mflipflop_48_16 (out[16], din[16], clock, enable_l);
Mflipflop Mflipflop_48_17 (out[17], din[17], clock, enable_l);
Mflipflop Mflipflop_48_18 (out[18], din[18], clock, enable_l);
Mflipflop Mflipflop_48_19 (out[19], din[19], clock, enable_l);
Mflipflop Mflipflop_48_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_48_21 (out[21], din[21], clock, enable_l);
Mflipflop Mflipflop_48_22 (out[22], din[22], clock, enable_l);
Mflipflop Mflipflop_48_23 (out[23], din[23], clock, enable_l);
Mflipflop Mflipflop_48_24 (out[24], din[24], clock, enable_l);
Mflipflop Mflipflop_48_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_48_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_48_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_48_28 (out[28], din[28], clock, enable_l);
Mflipflop Mflipflop_48_29 (out[29], din[29], clock, enable_l);
Mflipflop Mflipflop_48_30 (out[30], din[30], clock, enable_l);
Mflipflop Mflipflop_48_31 (out[31], din[31], clock, enable_l);
Mflipflop Mflipflop_48_32 (out[32], din[32], clock, enable_l);
Mflipflop Mflipflop_48_33 (out[33], din[33], clock, enable_l);
Mflipflop Mflipflop_48_34 (out[34], din[34], clock, enable_l);
Mflipflop Mflipflop_48_35 (out[35], din[35], clock, enable_l);
Mflipflop Mflipflop_48_36 (out[36], din[36], clock, enable_l);
Mflipflop Mflipflop_48_37 (out[37], din[37], clock, enable_l);
Mflipflop Mflipflop_48_38 (out[38], din[38], clock, enable_l);
Mflipflop Mflipflop_48_39 (out[39], din[39], clock, enable_l);
Mflipflop Mflipflop_48_40 (out[40], din[40], clock, enable_l);
Mflipflop Mflipflop_48_41 (out[41], din[41], clock, enable_l);
Mflipflop Mflipflop_48_42 (out[42], din[42], clock, enable_l);
Mflipflop Mflipflop_48_43 (out[43], din[43], clock, enable_l);
Mflipflop Mflipflop_48_44 (out[44], din[44], clock, enable_l);
Mflipflop Mflipflop_48_45 (out[45], din[45], clock, enable_l);
Mflipflop Mflipflop_48_46 (out[46], din[46], clock, enable_l);
Mflipflop Mflipflop_48_47 (out[47], din[47], clock, enable_l);
Mflipflop Mflipflop_48_48 (out[48], din[48], clock, enable_l);
endmodule
module Mflipflop_50
(out, din, clock, enable_l) ;
output [49:0] out
;
input [49:0] din
;
input clock
;
input enable_l
;
Mflipflop Mflipflop_49_0 (out[0], din[0], clock, enable_l);
Mflipflop Mflipflop_49_1 (out[1], din[1], clock, enable_l);
Mflipflop Mflipflop_49_2 (out[2], din[2], clock, enable_l);
Mflipflop Mflipflop_49_3 (out[3], din[3], clock, enable_l);
Mflipflop Mflipflop_49_4 (out[4], din[4], clock, enable_l);
Mflipflop Mflipflop_49_5 (out[5], din[5], clock, enable_l);
Mflipflop Mflipflop_49_6 (out[6], din[6], clock, enable_l);
Mflipflop Mflipflop_49_7 (out[7], din[7], clock, enable_l);
Mflipflop Mflipflop_49_8 (out[8], din[8], clock, enable_l);
Mflipflop Mflipflop_49_9 (out[9], din[9], clock, enable_l);
Mflipflop Mflipflop_49_10 (out[10], din[10], clock, enable_l);
Mflipflop Mflipflop_49_11 (out[11], din[11], clock, enable_l);
Mflipflop Mflipflop_49_12 (out[12], din[12], clock, enable_l);
Mflipflop Mflipflop_49_13 (out[13], din[13], clock, enable_l);
Mflipflop Mflipflop_49_14 (out[14], din[14], clock, enable_l);
Mflipflop Mflipflop_49_15 (out[15], din[15], clock, enable_l);
Mflipflop Mflipflop_49_16 (out[16], din[16], clock, enable_l);
Mflipflop Mflipflop_49_17 (out[17], din[17], clock, enable_l);
Mflipflop Mflipflop_49_18 (out[18], din[18], clock, enable_l);
Mflipflop Mflipflop_49_19 (out[19], din[19], clock, enable_l);
Mflipflop Mflipflop_49_20 (out[20], din[20], clock, enable_l);
Mflipflop Mflipflop_49_21 (out[21], din[21], clock, enable_l);
Mflipflop Mflipflop_49_22 (out[22], din[22], clock, enable_l);
Mflipflop Mflipflop_49_23 (out[23], din[23], clock, enable_l);
Mflipflop Mflipflop_49_24 (out[24], din[24], clock, enable_l);
Mflipflop Mflipflop_49_25 (out[25], din[25], clock, enable_l);
Mflipflop Mflipflop_49_26 (out[26], din[26], clock, enable_l);
Mflipflop Mflipflop_49_27 (out[27], din[27], clock, enable_l);
Mflipflop Mflipflop_49_28 (out[28], din[28], clock, enable_l);
Mflipflop Mflipflop_49_29 (out[29], din[29], clock, enable_l);
Mflipflop Mflipflop_49_30 (out[30], din[30], clock, enable_l);
Mflipflop Mflipflop_49_31 (out[31], din[31], clock, enable_l);
Mflipflop Mflipflop_49_32 (out[32], din[32], clock, enable_l);
Mflipflop Mflipflop_49_33 (out[33], din[33], clock, enable_l);
Mflipflop Mflipflop_49_34 (out[34], din[34], clock, enable_l);
Mflipflop Mflipflop_49_35 (out[35], din[35], clock, enable_l);
Mflipflop Mflipflop_49_36 (out[36], din[36], clock, enable_l);
Mflipflop Mflipflop_49_37 (out[37], din[37], clock, enable_l);
Mflipflop Mflipflop_49_38 (out[38], din[38], clock, enable_l);
Mflipflop Mflipflop_49_39 (out[39], din[39], clock, enable_l);
Mflipflop Mflipflop_49_40 (out[40], din[40], clock, enable_l);
Mflipflop Mflipflop_49_41 (out[41], din[41], clock, enable_l);
Mflipflop Mflipflop_49_42 (out[42], din[42], clock, enable_l);
Mflipflop Mflipflop_49_43 (out[43], din[43], clock, enable_l);
Mflipflop Mflipflop_49_44 (out[44], din[44], clock, enable_l);
Mflipflop Mflipflop_49_45 (out[45], din[45], clock, enable_l);
Mflipflop Mflipflop_49_46 (out[46], din[46], clock, enable_l);
Mflipflop Mflipflop_49_47 (out[47], din[47], clock, enable_l);
Mflipflop Mflipflop_49_48 (out[48], din[48], clock, enable_l);
Mflipflop Mflipflop_49_49 (out[49], din[49], clock, enable_l);
endmodule
![[Up: rl_tw_sm lvl_probe_hld_ff_1]](v2html-up.gif)
![[Up: rl_marb_sm sb_ic_op_ff_1]](v2html-up.gif)
![[Up: CAM_LINE cam_line_v_1]](v2html-up.gif)
![[Up: cam scam_mode_reg]](v2html-up.gif)
![[Up: cam scam_mode_reg_2]](v2html-up.gif)
![[Up: cam tg_cam_read_reg]](v2html-up.gif)
![[Up: cam cam_read_c1_reg_1]](v2html-up.gif)
![[Up: rl_mmu_regs trcr_cntl_1]](v2html-up.gif)
![[Up: rl_mmu_regs io_lock_cntl_1]](v2html-up.gif)
![[Up: rl_mmu_regs virt_ptp2_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs afx_qlvl_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs mid_1]](v2html-up.gif)
![[Up: rl_mmu_regs flush_ioall_dcd_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs flush_iopte_dcd_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs msm_sreq_reg_1]](v2html-up.gif)
![[Up: rl_mmu_regs msm_wrt_cyc_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs io_tlb_walk_perr_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs tlb_walk_perr_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs dacc_err_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs dacc_exc_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs dacc_miss_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs pca_co_hld_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs watchpt_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs par_sbit_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs ipar_sbit_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs dpar_sbit_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs afsr_sbit_in_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs par_cbit_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs ipar_cbit_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs dpar_cbit_ff_1]](v2html-up.gif)
![[Up: rl_mmu_regs mop_c_bit_ff_1]](v2html-up.gif)
... (truncated)
module MflipflopR_1
(out, din, clock, enable_l,reset) ;
output out
;
input din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_0_50 (out, din, clock, enable_l,reset);
endmodule
![[Up: rl_tw_sm tw_err_lvl_ff_2]](v2html-up.gif)
![[Up: rl_mmu_regs par_lvl_ff_2]](v2html-up.gif)
![[Up: rl_mmu_regs ipar_lvl_ff_2]](v2html-up.gif)
![[Up: rl_mmu_regs fs_perr_ff_2]](v2html-up.gif)
![[Up: rl_mmu_regs r_tlb_lvl_ff_2]](v2html-up.gif)
![[Up: rl_ic_cntl lvl_ff]](v2html-up.gif)
![[Up: rl_dc_cntl size_w_ff]](v2html-up.gif)
![[Up: rl_mmu_lgc size_w_ff_2]](v2html-up.gif)
module MflipflopR_2
(out, din, clock, enable_l,reset) ;
output [1:0] out
;
input [1:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_1_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_1_1 (out[1], din[1], clock, enable_l,reset);
endmodule
![[Up: rl_mmu_regs ptp_lock_cntl_3]](v2html-up.gif)
![[Up: rl_mmu_regs sscr0_3]](v2html-up.gif)
![[Up: rl_mmu_regs sscr1_3]](v2html-up.gif)
![[Up: rl_mmu_regs sscr2_3]](v2html-up.gif)
![[Up: rl_mmu_regs sscr3_3]](v2html-up.gif)
![[Up: rl_mmu_regs sscr4_3]](v2html-up.gif)
![[Up: rl_mmu_regs ipar_acc_ff_3]](v2html-up.gif)
module MflipflopR_3
(out, din, clock, enable_l,reset) ;
output [2:0] out
;
input [2:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_2_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_2_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_2_2 (out[2], din[2], clock, enable_l,reset);
endmodule
![[Up: rl_mmu_regs mmu_cr_regw_4]](v2html-up.gif)
![[Up: rl_mmu_regs io_cr_4]](v2html-up.gif)
![[Up: rl_mmu_regs mop_mreq_ff_4]](v2html-up.gif)
module MflipflopR_4
(out, din, clock, enable_l,reset) ;
output [3:0] out
;
input [3:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_3_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_3_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_3_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_3_3 (out[3], din[3], clock, enable_l,reset);
endmodule
module MflipflopR_5
(out, din, clock, enable_l,reset) ;
output [4:0] out
;
input [4:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_4_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_4_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_4_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_4_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_4_4 (out[4], din[4], clock, enable_l,reset);
endmodule
![[Up: rl_mmu_regs roll_cntl_6]](v2html-up.gif)
![[Up: rl_mmu_regs trcr_addr_ff_6]](v2html-up.gif)
![[Up: rl_mmu_regs mid_6]](v2html-up.gif)
![[Up: rl_dc_cntl iu_asi_w_ff]](v2html-up.gif)
module MflipflopR_6
(out, din, clock, enable_l,reset) ;
output [5:0] out
;
input [5:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_5_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_5_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_5_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_5_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_5_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_5_5 (out[5], din[5], clock, enable_l,reset);
endmodule
module MflipflopR_7
(out, din, clock, enable_l,reset) ;
output [6:0] out
;
input [6:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_6_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_6_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_6_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_6_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_6_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_6_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_6_6 (out[6], din[6], clock, enable_l,reset);
endmodule
module MflipflopR_8
(out, din, clock, enable_l,reset) ;
output [7:0] out
;
input [7:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_7_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_7_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_7_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_7_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_7_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_7_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_7_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_7_7 (out[7], din[7], clock, enable_l,reset);
endmodule
module MflipflopR_9
(out, din, clock, enable_l,reset) ;
output [8:0] out
;
input [8:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_8_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_8_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_8_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_8_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_8_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_8_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_8_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_8_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_8_8 (out[8], din[8], clock, enable_l,reset);
endmodule
module MflipflopR_10
(out, din, clock, enable_l,reset) ;
output [9:0] out
;
input [9:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_9_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_9_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_9_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_9_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_9_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_9_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_9_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_9_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_9_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_9_9 (out[9], din[9], clock, enable_l,reset);
endmodule
module MflipflopR_11
(out, din, clock, enable_l,reset) ;
output [10:0] out
;
input [10:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_10_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_10_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_10_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_10_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_10_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_10_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_10_6 (out[6], din[6], clock, enable_l,reset);
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MflipflopR MflipflopR_10_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_10_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_10_10 (out[10], din[10], clock, enable_l,reset);
endmodule
module MflipflopR_12
(out, din, clock, enable_l,reset) ;
output [11:0] out
;
input [11:0] din
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input clock
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input reset
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MflipflopR MflipflopR_11_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_11_10 (out[10], din[10], clock, enable_l,reset);
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endmodule
module MflipflopR_13
(out, din, clock, enable_l,reset) ;
output [12:0] out
;
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input enable_l
;
input reset
;
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endmodule
module MflipflopR_14
(out, din, clock, enable_l,reset) ;
output [13:0] out
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input reset
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Created: | Thu Aug 19 11:58:07 1999 |
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