MflipflopR MflipflopR_13_12 (out[12], din[12], clock, enable_l,reset);
MflipflopR MflipflopR_13_13 (out[13], din[13], clock, enable_l,reset);
endmodule
module MflipflopR_15
(out, din, clock, enable_l,reset) ;
output [14:0] out
;
input [14:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_14_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_14_1 (out[1], din[1], clock, enable_l,reset);
MflipflopR MflipflopR_14_2 (out[2], din[2], clock, enable_l,reset);
MflipflopR MflipflopR_14_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_14_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_14_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_14_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_14_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_14_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_14_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_14_10 (out[10], din[10], clock, enable_l,reset);
MflipflopR MflipflopR_14_11 (out[11], din[11], clock, enable_l,reset);
MflipflopR MflipflopR_14_12 (out[12], din[12], clock, enable_l,reset);
MflipflopR MflipflopR_14_13 (out[13], din[13], clock, enable_l,reset);
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endmodule
![[Up: rl_mmu_regs mmu_brkpt_ff_16]](v2html-up.gif)
module MflipflopR_16
(out, din, clock, enable_l,reset) ;
output [15:0] out
;
input [15:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_15_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_15_1 (out[1], din[1], clock, enable_l,reset);
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endmodule
module MflipflopR_17
(out, din, clock, enable_l,reset) ;
output [16:0] out
;
input [16:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_16_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_16_1 (out[1], din[1], clock, enable_l,reset);
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MflipflopR MflipflopR_16_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_16_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_16_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_16_7 (out[7], din[7], clock, enable_l,reset);
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endmodule
![[Up: dp_mmu ctpr_18]](v2html-up.gif)
module MflipflopR_18
(out, din, clock, enable_l,reset) ;
output [17:0] out
;
input [17:0] din
;
input clock
;
input enable_l
;
input reset
;
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MflipflopR MflipflopR_17_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_17_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_17_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_17_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_17_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_17_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_17_10 (out[10], din[10], clock, enable_l,reset);
MflipflopR MflipflopR_17_11 (out[11], din[11], clock, enable_l,reset);
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MflipflopR MflipflopR_17_17 (out[17], din[17], clock, enable_l,reset);
endmodule
![[Up: rl_mmu_regs mmu_cr_19]](v2html-up.gif)
![[Up: dp_mmu page_0_reg_19]](v2html-up.gif)
module MflipflopR_19
(out, din, clock, enable_l,reset) ;
output [18:0] out
;
input [18:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_18_0 (out[0], din[0], clock, enable_l,reset);
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MflipflopR MflipflopR_18_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_18_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_18_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_18_10 (out[10], din[10], clock, enable_l,reset);
MflipflopR MflipflopR_18_11 (out[11], din[11], clock, enable_l,reset);
MflipflopR MflipflopR_18_12 (out[12], din[12], clock, enable_l,reset);
MflipflopR MflipflopR_18_13 (out[13], din[13], clock, enable_l,reset);
MflipflopR MflipflopR_18_14 (out[14], din[14], clock, enable_l,reset);
MflipflopR MflipflopR_18_15 (out[15], din[15], clock, enable_l,reset);
MflipflopR MflipflopR_18_16 (out[16], din[16], clock, enable_l,reset);
MflipflopR MflipflopR_18_17 (out[17], din[17], clock, enable_l,reset);
MflipflopR MflipflopR_18_18 (out[18], din[18], clock, enable_l,reset);
endmodule
module MflipflopR_20
(out, din, clock, enable_l,reset) ;
output [19:0] out
;
input [19:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_19_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_19_1 (out[1], din[1], clock, enable_l,reset);
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MflipflopR MflipflopR_19_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_19_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_19_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_19_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_19_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_19_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_19_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_19_10 (out[10], din[10], clock, enable_l,reset);
MflipflopR MflipflopR_19_11 (out[11], din[11], clock, enable_l,reset);
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MflipflopR MflipflopR_19_13 (out[13], din[13], clock, enable_l,reset);
MflipflopR MflipflopR_19_14 (out[14], din[14], clock, enable_l,reset);
MflipflopR MflipflopR_19_15 (out[15], din[15], clock, enable_l,reset);
MflipflopR MflipflopR_19_16 (out[16], din[16], clock, enable_l,reset);
MflipflopR MflipflopR_19_17 (out[17], din[17], clock, enable_l,reset);
MflipflopR MflipflopR_19_18 (out[18], din[18], clock, enable_l,reset);
MflipflopR MflipflopR_19_19 (out[19], din[19], clock, enable_l,reset);
endmodule
module MflipflopR_21
(out, din, clock, enable_l,reset) ;
output [20:0] out
;
input [20:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_20_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_20_1 (out[1], din[1], clock, enable_l,reset);
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MflipflopR MflipflopR_20_6 (out[6], din[6], clock, enable_l,reset);
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MflipflopR MflipflopR_20_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_20_9 (out[9], din[9], clock, enable_l,reset);
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MflipflopR MflipflopR_20_14 (out[14], din[14], clock, enable_l,reset);
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MflipflopR MflipflopR_20_17 (out[17], din[17], clock, enable_l,reset);
MflipflopR MflipflopR_20_18 (out[18], din[18], clock, enable_l,reset);
MflipflopR MflipflopR_20_19 (out[19], din[19], clock, enable_l,reset);
MflipflopR MflipflopR_20_20 (out[20], din[20], clock, enable_l,reset);
endmodule
module MflipflopR_22
(out, din, clock, enable_l,reset) ;
output [21:0] out
;
input [21:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_21_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_21_1 (out[1], din[1], clock, enable_l,reset);
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MflipflopR MflipflopR_21_3 (out[3], din[3], clock, enable_l,reset);
MflipflopR MflipflopR_21_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_21_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_21_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_21_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_21_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_21_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_21_10 (out[10], din[10], clock, enable_l,reset);
MflipflopR MflipflopR_21_11 (out[11], din[11], clock, enable_l,reset);
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MflipflopR MflipflopR_21_13 (out[13], din[13], clock, enable_l,reset);
MflipflopR MflipflopR_21_14 (out[14], din[14], clock, enable_l,reset);
MflipflopR MflipflopR_21_15 (out[15], din[15], clock, enable_l,reset);
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MflipflopR MflipflopR_21_18 (out[18], din[18], clock, enable_l,reset);
MflipflopR MflipflopR_21_19 (out[19], din[19], clock, enable_l,reset);
MflipflopR MflipflopR_21_20 (out[20], din[20], clock, enable_l,reset);
MflipflopR MflipflopR_21_21 (out[21], din[21], clock, enable_l,reset);
endmodule
module MflipflopR_23
(out, din, clock, enable_l,reset) ;
output [22:0] out
;
input [22:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_22_0 (out[0], din[0], clock, enable_l,reset);
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MflipflopR MflipflopR_22_4 (out[4], din[4], clock, enable_l,reset);
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MflipflopR MflipflopR_22_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_22_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_22_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_22_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_22_10 (out[10], din[10], clock, enable_l,reset);
MflipflopR MflipflopR_22_11 (out[11], din[11], clock, enable_l,reset);
MflipflopR MflipflopR_22_12 (out[12], din[12], clock, enable_l,reset);
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MflipflopR MflipflopR_22_15 (out[15], din[15], clock, enable_l,reset);
MflipflopR MflipflopR_22_16 (out[16], din[16], clock, enable_l,reset);
MflipflopR MflipflopR_22_17 (out[17], din[17], clock, enable_l,reset);
MflipflopR MflipflopR_22_18 (out[18], din[18], clock, enable_l,reset);
MflipflopR MflipflopR_22_19 (out[19], din[19], clock, enable_l,reset);
MflipflopR MflipflopR_22_20 (out[20], din[20], clock, enable_l,reset);
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endmodule
module MflipflopR_24
(out, din, clock, enable_l,reset) ;
output [23:0] out
;
input [23:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_23_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_23_1 (out[1], din[1], clock, enable_l,reset);
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MflipflopR MflipflopR_23_3 (out[3], din[3], clock, enable_l,reset);
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MflipflopR MflipflopR_23_5 (out[5], din[5], clock, enable_l,reset);
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MflipflopR MflipflopR_23_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_23_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_23_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_23_10 (out[10], din[10], clock, enable_l,reset);
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MflipflopR MflipflopR_23_12 (out[12], din[12], clock, enable_l,reset);
MflipflopR MflipflopR_23_13 (out[13], din[13], clock, enable_l,reset);
MflipflopR MflipflopR_23_14 (out[14], din[14], clock, enable_l,reset);
MflipflopR MflipflopR_23_15 (out[15], din[15], clock, enable_l,reset);
MflipflopR MflipflopR_23_16 (out[16], din[16], clock, enable_l,reset);
MflipflopR MflipflopR_23_17 (out[17], din[17], clock, enable_l,reset);
MflipflopR MflipflopR_23_18 (out[18], din[18], clock, enable_l,reset);
MflipflopR MflipflopR_23_19 (out[19], din[19], clock, enable_l,reset);
MflipflopR MflipflopR_23_20 (out[20], din[20], clock, enable_l,reset);
MflipflopR MflipflopR_23_21 (out[21], din[21], clock, enable_l,reset);
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endmodule
module MflipflopR_25
(out, din, clock, enable_l,reset) ;
output [24:0] out
;
input [24:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_24_0 (out[0], din[0], clock, enable_l,reset);
MflipflopR MflipflopR_24_1 (out[1], din[1], clock, enable_l,reset);
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MflipflopR MflipflopR_24_4 (out[4], din[4], clock, enable_l,reset);
MflipflopR MflipflopR_24_5 (out[5], din[5], clock, enable_l,reset);
MflipflopR MflipflopR_24_6 (out[6], din[6], clock, enable_l,reset);
MflipflopR MflipflopR_24_7 (out[7], din[7], clock, enable_l,reset);
MflipflopR MflipflopR_24_8 (out[8], din[8], clock, enable_l,reset);
MflipflopR MflipflopR_24_9 (out[9], din[9], clock, enable_l,reset);
MflipflopR MflipflopR_24_10 (out[10], din[10], clock, enable_l,reset);
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MflipflopR MflipflopR_24_12 (out[12], din[12], clock, enable_l,reset);
MflipflopR MflipflopR_24_13 (out[13], din[13], clock, enable_l,reset);
MflipflopR MflipflopR_24_14 (out[14], din[14], clock, enable_l,reset);
MflipflopR MflipflopR_24_15 (out[15], din[15], clock, enable_l,reset);
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MflipflopR MflipflopR_24_20 (out[20], din[20], clock, enable_l,reset);
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MflipflopR MflipflopR_24_24 (out[24], din[24], clock, enable_l,reset);
endmodule
module MflipflopR_26
(out, din, clock, enable_l,reset) ;
output [25:0] out
;
input [25:0] din
;
input clock
;
input enable_l
;
input reset
;
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endmodule
![[Up: rl_mmu_regs trig_ena_reg_27]](v2html-up.gif)
module MflipflopR_27
(out, din, clock, enable_l,reset) ;
output [26:0] out
;
input [26:0] din
;
input clock
;
input enable_l
;
input reset
;
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endmodule
module MflipflopR_28
(out, din, clock, enable_l,reset) ;
output [27:0] out
;
input [27:0] din
;
input clock
;
input enable_l
;
input reset
;
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endmodule
module MflipflopR_29
(out, din, clock, enable_l,reset) ;
output [28:0] out
;
input [28:0] din
;
input clock
;
input enable_l
;
input reset
;
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endmodule
module MflipflopR_30
(out, din, clock, enable_l,reset) ;
output [29:0] out
;
input [29:0] din
;
input clock
;
input enable_l
;
input reset
;
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MflipflopR MflipflopR_29_20 (out[20], din[20], clock, enable_l,reset);
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endmodule
![[Up: dp_mmu afar_31]](v2html-up.gif)
![[Up: dp_mmu mfar_reg_31]](v2html-up.gif)
![[Up: dp_mmu dpar_reg_31]](v2html-up.gif)
![[Up: dp_mmu ipar_reg_31]](v2html-up.gif)
module MflipflopR_31
(out, din, clock, enable_l,reset) ;
output [30:0] out
;
input [30:0] din
;
input clock
;
input enable_l
;
input reset
;
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MflipflopR MflipflopR_30_4 (out[4], din[4], clock, enable_l,reset);
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MflipflopR MflipflopR_30_9 (out[9], din[9], clock, enable_l,reset);
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endmodule
![[Up: dp_mmu misc_in_reg_32]](v2html-up.gif)
![[Up: dp_mmu iu_dva_reg_32]](v2html-up.gif)
![[Up: dp_mmu sfar_32]](v2html-up.gif)
![[Up: dp_mmu perf_cntr_a_32]](v2html-up.gif)
![[Up: dp_mmu perf_cntr_b_32]](v2html-up.gif)
module MflipflopR_32
(out, din, clock, enable_l,reset) ;
output [31:0] out
;
input [31:0] din
;
input clock
;
input enable_l
;
input reset
;
MflipflopR MflipflopR_31_0 (out[0], din[0], clock, enable_l,reset);
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endmodule
module MflipflopR_33
(out, din, clock, enable_l,reset) ;
output [32:0] out
;
input [32:0] din
;
input clock
;
input enable_l
;
input reset
;
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endmodule
module MflipflopR_34
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endmodule
module MflipflopR_35
(out, din, clock, enable_l,reset) ;
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(out, din, clock, enable_l,reset) ;
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endmodule
module MflipflopR_37
(out, din, clock, enable_l,reset) ;
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endmodule
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endmodule
module MflipflopR_39
(out, din, clock, enable_l,reset) ;
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Created: | Thu Aug 19 11:58:14 1999 |
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